KR100220228B1 - Apparatus for controlling state transfer in the duplication architecture - Google Patents

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KR100220228B1 KR1019960053073A KR19960053073A KR100220228B1 KR 100220228 B1 KR100220228 B1 KR 100220228B1 KR 1019960053073 A KR1019960053073 A KR 1019960053073A KR 19960053073 A KR19960053073 A KR 19960053073A KR 100220228 B1 KR100220228 B1 KR 100220228B1
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    • H04L12/00Data switching networks
    • H04L12/28Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]

Abstract

본 발명은 이중화구조를 갖는 ISDN디바이스 제어계에 있어서 에러발생을 자동으로 감시하여 에러발생시 데이타 손실을 최소화할 수 있도록 신속하게 상태천이를 제어하는 상태천이 제어장치에 관한 것이다. 이를 위하여 본 발명에 따른 상태천이 제어장치는, 내부에 구비되는 상태천이 제어부를 상대측 제어계로부터 제공되는 에러발생여부 신호(FAULT1)와 활성화 요구신호(EN1)를 논리조합하기 위한 제 1 논리소자(G1)와 제 1 논리소자(G1)에서 출력되는 신호와 에러검출부(100)로부터 제공되는 자신측 제어계의 에러발생여부 검출결과 신호(FAULT0)를 논리조합하여 자신측 제어계의 활성화 요구신호(EN0)와 출력 인에이블신호(OUT0)를 제공하는 제 2 논리소자(G2)를 포함하도록 개선한다.The present invention relates to a state transition control device for quickly controlling a state transition so that an error occurrence in an ISDN device control system having a redundant structure can be automatically monitored to minimize data loss in case of an error. To this end, the state transition control apparatus according to the present invention comprises a first logic element (G1) for logically combining the error transition signal (FAULT1) and the activation request signal (EN1) provided from the counterpart control system with the state transition controller provided therein. ) And the signal output from the first logic element G1 and the error occurrence detection result signal FAULT0 of the own control system provided from the error detection unit 100 are logically combined with the activation request signal EN0 of the own control system. It is improved to include a second logic element G2 that provides an output enable signal OUT0.

Description

이중화구조에 있어서 상태천이 제어장치{APPARATUS FOR CONTROLLING STATE TRANSFER IN THE DUPLICATION ARCHITECTURE}Status Transition Control Unit in Redundant Structure {APPARATUS FOR CONTROLLING STATE TRANSFER IN THE DUPLICATION ARCHITECTURE}

본 발명은 이중화구조에 있어서 상태천이 제어장치에 관한 것으로, 특히 이중화 구조를 갖는 종합정보통신망(ISDN(Integrated Services Digital Network), 이하 ISDN이라 약함)디바이스 제어계에 있어서 신속하게 상태천이가 이루어지도록 제어하기 위한 상태천이 제어장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a state transition control apparatus in a redundant structure. In particular, the present invention relates to a state transition control device in a redundant information structure (ISDN) device control system. It relates to a state transition control device.

이중화구조를 갖는 ISDN디바이스 제어계는 동일한 구조로 이루어진 제어계를 두 개 구비하여 활성화상태와 비활성화상태로 설정하고, 활성화상태로 설정된 제어계를 이용하여 운용하다가 이상상태가 발생되면 비활성화상태로 설정되어 있는 제어계를 활성화상태로 천이하여 계속해서 동일한 기능을 수행할 수 있도록 운용된다.The ISDN device control system having a redundant structure is provided with two control systems having the same structure, set to an active state and an inactive state, and operated using the control system set to the active state. It transitions to the active state and continues to perform the same function.

이러한 두 제어계간의 상태천이는 대부분 활성화상태로 운영되는 제어계측에서 국부에러가 발생되면 이루어진다. 국부에러는 상위프로세서 또는 ISDN 디바이스와의 통신시 발생되는 에러, 클럭에러, 프레임 동기 에러, 내부 버스상의 에러, 전원공급 에러 및 제어계 보드 탈장에 의한 에러 등을 들 수 있는데, 이와 같은 에러발생에 의한 상태천이시 데이타 손실을 최소화할 수 있는 기술이 요구되었다.The state transition between these two control systems is mostly made when local error occurs in the control instrument operated in the active state. Local errors can include errors that occur when communicating with higher-level processors or ISDN devices, clock errors, frame synchronization errors, errors on internal buses, power supply errors, and errors caused by control system board failures. There is a need for a technique for minimizing data loss during state transition.

따라서 본 발명의 목적은 이중화구조를 갖는 ISDN디바이스 제어계에 있어서 에러발생을 자동으로 감시하여 에러발생시 데이타 손실을 최소화할 수 있도록 신속하게 상태천이가 이루어지도록 제어하기 위한 상태천이 제어장치를 제공하는데 있다.Accordingly, it is an object of the present invention to provide a state transition control apparatus for controlling a state transition to be performed quickly in order to minimize the data loss when an error occurs by automatically monitoring the occurrence of an error in the ISDN device control system having a redundant structure.

상기 목적을 달성하기 위한 본 발명에 따른 상태천이 제어장치는, 자신측 제어계의 에러발생여부를 검출하여 상대측 제어계로 전송하는 에러검출부, 에러검출부의 출력신호와 상대측 제어계로부터 전송되는 상대측 제어계에 대한 에러발생여부 신호 및 활성화 요구신호에 의해 자신측 제어계의 상태천이를 제어하는 상태천이 제어부를 구비한 이중화 구조를 갖는 종합정보통신망 디바이스 제어계의 상태천이 제어장치에 있어서, 상태천이제어부는 상대측 제어계로부터 제공되는 에러발생여부 신호(FAULT1)와 활성화 요구신호(EN1)를 논리조합하기 위한 제 1 논리소자, 제 1 논리소자에서 출력되는 신호와 에러검출부로부터 제공되는 자신측 제어계의 에러발생여부 검출결과 신호(FAULT0)를 논리조합하여 자신측 제어계의 활성화 요구신호(EN0)와 출력 인에이블신호(OUT0)를 제공하는 제 2 논리소자를 포함하는 것을 특징으로 한다.The state transition control apparatus according to the present invention for achieving the above object, the error detection unit for detecting whether the error of the own control system is transmitted to the counterpart control system, the output signal of the error detection unit and the error on the counterpart control system transmitted from the counterpart control system In the state transition control apparatus of the integrated information communication network device control system having a redundancy structure having a state transition control unit for controlling the state transition of the own control system by the occurrence signal and the activation request signal, the state transition control unit is provided from the counterpart control system The first logic element for logical combination of the error occurrence signal FAULT1 and the activation request signal EN1, the signal output from the first logic element, and the error occurrence detection result signal FAULT0 of the own control system provided from the error detection unit. ) To the activation request signal (EN0) and output in of the own control system. Claim to provide a block signal (OUT0) is characterized in that it comprises a second logic element.

도 1은 이중화구조에 있어서 본 발명에 따른 상태천이 제어장치의 상세도이다.1 is a detailed view of a state transition control apparatus according to the present invention in a redundant structure.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 에러검출부 110 : 상태천이 제어부100: error detection unit 110: state transition control unit

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 상태천이 제어장치의 상세도로서, 이중화구조를 갖는 ISDN 디바이스 제어계에 적용된다.1 is a detailed view of a state transition control apparatus according to the present invention, which is applied to an ISDN device control system having a redundant structure.

도 1을 참조하면, 상태천이 제어장치는 자신측 ISDN디바이스 제어계(이하 제어계로 약함)에서 발생되는 국부에러들에 대한 에러발생여부를 검출하기 위한 에러 검출부(100), 상대측 제어계(미도시됨)로부터 전송되는 에러발생여부를 나타내는 신호(Function Alarm, 이하 FAULT1이라고 약함)와 활성화요구신호(Active Request, EN1) 및 에러검출부(100)로부터 출력되는 자신측 제어계의 에러발생여부를 나타내는 신호(Function Alarm, 이하 FAULT0이라고 약함)를 논리조합하여 자신측 제어계의 활성화요구신호(EN0)와 자신측 제어계의 출력인에이블신호(OUT0)를 출력하는 상태천이 제어부(110)로 구성된다.Referring to FIG. 1, the state transition control device includes an error detection unit 100 and a counterpart control system (not shown) for detecting whether an error has occurred for local errors generated in an ISDN device control system (hereinafter, referred to as a control system). A signal indicating whether an error has occurred (Function Alarm, hereinafter referred to as FAULT1) and an activation request signal (Active Request, EN1) and a signal indicating whether an error has occurred in the own control system output from the error detection unit 100 (Function Alarm) And a state transition controller 110 for outputting the activation request signal EN0 of the own control system and the output enable signal OUT0 of the own control system by logical combination of the following.

이와 같이 구성된 상태천이 제어장치의 에러검출부(100)는, 프로세서의 버스 신호(Processor Bus Signal), 디바이스의 버스신호(Device Bus Signal) 및 자신측 제어계의 상태신호(Self Condition)를 입력신호로 하고, 입력된 신호를 비교, 검증하여 상위프로세서와의 통신상의 에러, 디바이스와의 통신상의 에러 및 자신측 제어계상에서 발생하는 에러 등 상술한 국부에러발생을 검출한다. 이 때, 입력되는 신호들에 대해 에러검출부(100)는 항상 감시하고 있어 에러발생 즉시 FAULT0신호를 에러발생상태를 나타내는 신호로 출력한다. 에러검출부(100)에서 출력되는 FAULT0는 상태천이 제어부(110)와 상대측 제어계의 미도시된 상태천이 제어부로 전송된다.The error detection unit 100 of the state transition control device configured as described above uses a processor bus signal, a device bus signal, and a status signal of its own control system as input signals. By comparing and verifying the input signal, the above-described local error occurrence is detected, such as an error in communication with an upper processor, an error in communication with a device, and an error occurring on its own control system. At this time, the error detection unit 100 always monitors the input signals, and immediately outputs a FAULT0 signal as a signal indicating an error occurrence state as soon as an error occurs. The FAULT0 output from the error detector 100 is transmitted to the state transition controller 110 and the state transition controller not shown in the counterpart control system.

상태천이 제어부(110)는 미도시된 상대측 제어계에 구비되어 있는 상술한 에러검출부(100)와 같은 구조를 갖는 에러검출부(미도시됨)로 부터 제공되는 FAULT1신호와, 상대측 제어계의 활성화요구신호(EN1)를 부논리합하는 논리소자(G1)와 논리소자(G1)에서 출력되는 신호와 에러검출부(100)에서 출력되는 FAULT0 신호를 논리합하는 논리소자(G2)로 구성되어 자신측 제어계에 대한 활성화여부를 제어한다. 즉, 미도시된 상대측 제어계로 부터 제공되는 FAULT1과 EN1신호 및 자신측 제어계의 FAULT0신호를 항상 감시하여 자신측 제어계가 활성화(또는 액티브)상태일 때, FAULT0신호가 로우(여기서 에러가 발생한 경우를 하이로 설정하였으나 논리상태는 다르게 설정할 수 있다.)상태로 발생되면, 상대측 제어계로 전송함과 동시에 상태천이 제어부(110)는 자신측 제어계가 활성화상태가 되도록 출력되는 자신측 제어계의 활성화요구신호(이하 EN0라고 약함)와 출력인에이블신호(OUT0)를 로우상태로 출력시킨다. 여기서 출력인에이블신호는 자기측 제어계가 활성화상태일 때 출력을 열어주고 비활성화상태일 때 출력을 제한할 수 있도록 제공되는 신호이다.The state transition control unit 110 includes a FAULT1 signal provided from an error detection unit (not shown) having the same structure as the above-described error detection unit 100 provided in the counterpart control system (not shown), and an activation request signal of the counterpart control system ( Logic element G1 which negatively sums EN1), and logic element G2 which logically sums the signal output from the logic element G1 and the FAULT0 signal output from the error detection unit 100, thereby activating its own control system. To control. That is, when the FAULT1 and EN1 signals provided from the counterpart control system (not shown) and the FAULT0 signal of the own control system are always monitored, the FAULT0 signal is low (where an error occurs here). If it is set to high but the logic state can be set differently), the state transition control unit 110 transmits to the counterpart control system and the state transition controller 110 outputs an activation request signal of its own control system to be activated. Hereinafter referred to as EN0) and the output enable signal OUT0 in a low state. The output enable signal is a signal provided to open the output when the magnetic control system is active and to limit the output when the control system is inactive.

반면에, 자신측 제어계가 비활성화(또는 스탠바이)상태일 때, 상대측으로부터 전달되는 FAULT1이 정상 상태를 나타내는 논리상태(여기서는 로우상태)로 인가되고, EN1신호가 액티브를 요구하는 상태(로우상태)로 인가되고, FAULT0가 로우상태(에러가 발생되지 않는 상태)일 때, 상태천이 제어부(110)는 자신측 제어계가 비활성화상태가 되도록 EN0와 OUT0를 출력한다. 이와 같은 세 입력신호에 대해 출력되는 EN0의 카르노맵은 표1과 같다.On the other hand, when the own control system is in an inactive (or standby) state, the FAULT1 transmitted from the counterpart is applied to a logic state indicating a normal state (here, low state), and the EN1 signal is required to be active (low state). When it is applied and FAULT0 is in a low state (no error occurs), the state transition control unit 110 outputs EN0 and OUT0 so that its own control system becomes inactive. The carnomap of EN0 outputted for these three input signals is shown in Table 1.

FAULT1*EN1 FAULT0FAULT1 * EN1 FAULT0 00 1One 1111 1010 00 1One 00 00 00 1One 1One 1One 1One 1One

이상, 상술한 바와 같이 본 발명은 이중화구조를 갖는 ISDN디바이스 제어계에 있어서 자신측 제어계에서 발생하는 에러와 상대측 제어계로 부터 발생하는 에러 및 활성화요구신호를 자동적으로 감시하여 에러발생시 상태천이가 신속하게 이루어지도록 함으로써, 상태천이시 송수신중인 데이타 손실을 최소화할 수 있는 효과가 있다.As described above, the present invention in the ISDN device control system having a redundancy structure automatically monitors the errors occurring in the own control system and the errors and activation request signals generated from the counterpart control system, thereby making a quick state transition when an error occurs. By doing so, it is possible to minimize data loss during transmission and reception during the state transition.

Claims (2)

자신측 제어계의 에러발생여부를 검출하여 상대측 제어계로 전송하는 에러검출부, 상기 에러검출부의 출력신호와 상기 상대측 제어계로부터 전송되는 상대측 제어계에 대한 에러발생여부 신호및 활성화 요구신호에 의해 자신측 제어계의 상태천이를 제어하는 상태천이 제어부를 구비한 이중화 구조를 갖는 종합정보통신망 디바이스 제어계의 상태천이 제어장치에 있어서,An error detector which detects whether an error of the own control system has occurred and transmits it to the counterpart control system, and the state of the own control system by an error occurrence signal and an activation request signal for the counterpart control system transmitted from the counterpart control system. In the state transition control apparatus of the integrated information communication network device control system having a redundant structure having a state transition control unit for controlling the transition, 상기 상태천이제어부는 상기 상대측 제어계로부터 제공되는 상기 에러발생여부 신호(FAULT1)와 활성화 요구신호(EN1)를 논리조합하기 위한 제 1 논리소자,The state transition control unit includes a first logic element for logically combining the error occurrence signal FAULT1 and the activation request signal EN1 provided from the counterpart control system; 상기 제 1 논리소자에서 출력되는 신호와 상기 에러검출부로부터 제공되는 상기 자신측 제어계의 에러발생여부 검출결과 신호(FAULT0)를 논리조합하여 상기 자신측 제어계의 활성화 요구신호(EN0)와 출력 인에이블신호(OUT0)를 제공하는 제 2 논리소자를 포함하는 것을 특징으로 하는 이중화구조에 있어서 상태천이 제어장치.The combination of the signal output from the first logic element and the error occurrence detection result signal FAULT0 of the own control system provided from the error detection unit logically combines the activation request signal EN0 and the output enable signal of the own control system. And a second logic element providing (OUT0). 제 1 항에 있어서,The method of claim 1, 상기 제 1 논리소자는 인가되는 두 신호를 부논리합하는 소자로 구성하고, 상기 제 2 논리소자는 인가되는 두 신호를 논리합하는 소자로 구성하는 것을 특징으로 하는 이중화구조에 있어서 상태천이 제어장치.And the first logic element comprises an element that negatively sums two signals to be applied, and the second logic element comprises an element which ORs two signals to be applied.
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