KR100313766B1 - 전도성 입자의 제조방법 및 전도성 입자 구조 - Google Patents
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Abstract
본 발명은 반도체를 기판에 실장할 때 많이 사용되는 전도성 입자의 구현에 관한 것으로 경도를 낮추고 스트레스를 완화 시킬 수 있으며 외부 환경에 견디는 고신뢰성의 전도성 입자를 구현하기 위한 전도성 입자의 제조공정과 그 입자 구조를 제공하는 것이다.
본 발명의 전도성 입자 제조 방법은,에멀젼중합법을 이용하여 1~30μ의 스틸렌-부타디엔 고무 입자를 제조하는 단계와, 스틸렌-부타디엔 고무 입자를 원심분리 혹은 여과지를 이용하여 일정 직경의 입자만을 분리 시킨 뒤 수세 및 건조 처리를 하는 단계와, 상기 단계를 거친 스틸렌-부타디엔 고무 입자를 다시 무전해도금법으로 니켈 혹은 금을 코팅하여 플렉시블한 구조의 전도성 입자로 제조하는 것을 특징으로 하고, 본 발명의 입자 구조는, 폴리머 코어재가 스틸렌-부타디엔 고무의 공중합체로 이루어지며, 스틸렌-부타디엔 고무의 공중합체는 니켈 또는 금을 코팅하여 플렉시블한 구조의 전도성 입자로 조성된 것을 특징으로 한다.
이에 따라 반도체 패키지에서 열적 변화에 안정적으로 작용하여 제품 신뢰도를 크게 개선하며, 공정설계나 재료선택의 난이성 등을 개선한다.
Description
본 발명은 반도체를 기판에 실장할 때 많이 사용되는 전도성 입자의 구현에관한 것으로 더 상세하게는 경도를 낮추고 스트레스를 완화 시킬 수 있으며 외부 환경에 견디는 고신뢰성의 전도성 입자를 구현하기 위한 전도성 입자의 제조공정과 그 입자 구조를 제공하는 것이다.
일반적으로 전자제품 특히 LCD(Liquid Crystal Display) 판넬 구동용 직접회로(IC) 실장과 COF(칩 필름:Chip On Film) 조립 그리고 PDP의 패널 구동용 플렉시블 기판 실장시 도선의 패턴 간격이 점차 좁아지는 현상에 대비하기 위해 최근에는 노출형IC(Bare IC)를 이용한 직접접속(Direct Chip Attach)방법이 다양하게 생겨나고 있다.
이러한 방법 중 하나로 이방성 도전체(Anisotropic Conductive Powder)를 이용하는 방법이 알려져 있다. 이방성 도전체는 물질에 가해준 스트레스 방향으로 도전성을 띄게 되는 것으로서 도 1의 반도체 IC(1)의 입출력 단자(2)와 기판(3) 사이를 전기적으로 접속 시키기 위해 수지 등과 혼합하여 페이스트(Paste) 상태로 제조하고 디스펜스(Dispens)시키거나 이방성 도전필름(4:Anisotropic Conductive Film)상으로 접착 시킨 후 IC(1)나 단자(6)를 접속 시킬 수 있는 물질을 의미하며, 이러한 전도성 입자로 이루어진 여러 가지 종류의 구조와 물질이 있다. 구조에 따라서는 순 금속분말의 등방성 도전입자형(Flake)과 이방성 도전입자형의 두가지 구조로 크게 나눌 수 있다.
등방성 도전입자는 SnPb(수운-납)합금과 Ni(니켈), Au(금) 그리고 Ag(은) 등이 쓰이며 이방성 도전입자는 도 2의 (a)(b)(c)와 같이 폴리머(Polymer)를 코어(Core)재로 하여 그 외부에 니켈을 입히거나 니켈과 금을 입힌 3중 구조, 그외부에 절연성 물질을 코팅 시킨 구조의 3가지로 나눌 수 있다. 이러한 구조는 기판 위 혹은 IC의 단자가 있는 면 사이에 전도성 입자를 필름이나 페이스트 형태로 디스펜스 혹은 접착 시킨 뒤 경화온도 부근에서 짧은 시간동안 가경화 시킨 후 부품 혹은 단자와 기판을 열 압착하게 되면 스트레스 방향의 축으로 전기가 통하게 되며 단자가 없는 부분은 입자들이 절연성을 띄게 된다. 이러한 단자는 일반적으로 도 3과 같이 반도체 웨이퍼를 이루는 IC의 입출력 단자(6)와 기판의 일출력 단자(7)의 각 입출력 패드(Pad)에 전기도금 혹은 와이어 본더(Wire Bonder)등을 이용하여 돌기를 형성한 후 그 돌기와 기판의 접속 부위를 전기 전도성 입자(5) 즉, 전도성 물질을 이용하여 전기적 접속을 하는 구조를 하고 있다.
그러나 이러한 구조를 갖는 입자구조는 물성이 서로 다른 소자와 기판, 에폭시의 열팽창계수 차이에 의하여 고온과 저온의 환경조건에서 수축과 팽창을 통한 스트레스를 받게 될 경우 입출력 단자(6)(7)의 접속 부위가 오픈 되는 현상이 나타나게 되어 신뢰성에 치명적인 악영향을 미치게 된다. 이같은 현상은 기존 입자의 전도성 파우더가 높은 경도와 스트레스에 대한 완화작용을 하지 못하는데 원인이 있다.
따라서 반도체 패키지 등에 적용할 경우 열팽창계수의 차이로 인해 클랙 발생과 층분할 현상을 동반 한다. 특히 입출력 단자 부근에서의 불량은 시스템 전체의 동작 불량을 일으키며 제품 신뢰도에 치명적인 결함을 일으키는 요인으로 작용하는 문제점이 있었다.
따라서 본 발명의 목적은 경도를 낮추고 스트레스를 완화 시킬 수 있는 구조를 채택하여 외부 환경에 견디는 고신뢰성의 전도성 입자를 구현하기 위한 것이다.
이러한 목적을 달성하기 위한 본 발명의 특징은,
에멀젼중합법을 이용하여 1~30μ의 스틸렌-부타디엔 고무 입자를 제조하는 단계와,
상기 스틸렌-부타디엔 고무 입자를 원심분리 혹은 여과지를 이용하여 일정 직경의 입자만을 분리 시킨 뒤 수세 및 건조 처리를 하는 단계와,
상기 단계를 거친 스틸렌-부타디엔 고무 입자를 다시 무전해도금법으로 니켈 혹은 금을 코팅하여 플렉시블한 구조의 전도성 입자로 제조하는 것을 특징으로 한다.
선택적으로, 상기 스틸런-부타디엔 고무 입자 중합시 모노머의 스틸렌 함량을 5~80중량%로 조절하거나 중합 개시제의 양에 의해 분자량과 물성 특히 유리전이온도와 기계적 특성을 임의로 조절하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 특징은,
폴리머 코어재가 스틸렌-부타디엔 고무의 공중합체로 이루어지며,
상기 스틸렌-부타디엔 고무의 공중합체는 니켈 또는 금을 코팅하여 플렉시블한 구조의 전도성 입자로 조성된 것을 특징으로 한다.
도 1은 반도체 IC에 적용된 일반적인 도전성 입자의 적용 단면도
도 2의 (a)(b)(c)는 도 1에 적용되는 도전성 입자의 구조
도 3은 도전성 입자를 이용한 실장 구조
도 4는 본 발명에 따른 도전성 입자의 제조 공정도
도 5는 본 발명에 따른 도전성 입자의 단면도
도 6은 본 발명에 따른 도전성 입자의 화학적 구조
*** 도면의 주요 부분에 대한 부호의 설명***
1:반도체 IC
3:기판 5.10.10a:도전성 입자
6:IC 입출력 단자 7:기판 입출력 단자
이렇게 폴리머 코어재로서 스틸렌-부타디엔 고무의 공중합체를 사용함으로서 구조적으로 경도를 낮추고 스트레스를 완화 시켜 외부 환경 중 특히 열팽창계수에의한 클랙이나 층분할 현상을 방지할 수 있는 고신뢰성의 전도성 입자를 구현할 수 있게 된다.
이하, 본 발명을 도면 도 4 내지 도 6을 참고로 설명하면 다음과 같다.
일반적인 전도성 파우더는 높은 경도와 스트레스에 대한 완화 작용을 원할하게 수행하지 못한다. 이 입자 구조가 반도체 패키지에 적용되었을 경우 소자와 기판, 에폭시 등의 열팽창계수 차이에 의하여 고온과 저온의 환경조건에서 수축과 팽창을 통한 스트레스를 받게될 경우 입출력 단자의 접속 부위가 오픈 되는 현상이 나타나게 되어 신뢰성에 치명적인 영향을 미친다.
본 발명은 폴도 4와 같이 폴리머 코어재를 스틸렌-부타디엔(Styrene-Butadiene)고무의 공중합체를 사용하여 경도를 낮추고 스트레스를 완화 시킬 수 있는 구조를 채택하여 고신뢰성의 전도성 입자를 구현 하는 것이다.
스틸렌-부타디엔 고무(10)는 유리전이온도가 스틸렌-부타디엔 비율 75/25(중량%)에서 60℃이고 내열성, 내마모성, 오존저항성, 내후성, 내유성이 우수하며 가격이 싸고 가공이 용이하다.
이러한 스틸렌-부타디엔 고무(10)를 사용하는 본 발명의 전도성 입자 제조공정은, 도 4와 같이 일반적인 에멀젼중합(Emulsion Polymerization)법을 이용하여 1~30μ의 스틸렌-부타디엔 고무 입자(10a)를 제조한 뒤(S1), 이것을 원심분리 하거나 혹은 여과지를 이용하여 일정 직경의 입자만을 분리 시킨 상태에서 해당 입자들을 수세 및 건조 등의 표면처리를 하고(S2), 다시 무전해 도금법으로 니켈 또는 금을 코팅 하며(S3), 다시 여과 수세 및 건조를 거치고(S4), 적절한 레진 및 경화제 그리고 용제를 혼합하여(S5), 플렉시블한 구조의 전도성 입자로 제조 하여 제품에 적용(S6) 하는 것이다. 참고적으로 본 발명에 채택된 스틸렌-부타디엔 고무의 화학적 구조는 도 6과 같다.
스틸렌-부타디엔 고무(10) 중합시 모노머의 스틸렌 함량을 5~80중량%로 조절하거나 중합개시제의 양에 의해 분자량과 물성 특히 유리전이온도와 기계적 특성을 임의로 조절 할 수 있다.
그리고 무전해 도금 공정시 스틸렌-부타디엔 표면의 조면화 구조에 의해 무전해 도금특성 특히 두께와 고착성이 향상된다. 두께와 고착성은 도금된 부위의 상태를 평가할 수 있는 것으로서 그것으로 스틸렌-부타디엔과 금속막의 밀착성에 중요한 요소가 된다. 따라서 시간에 따르는 도금 두께 조절이 가능한 무전해 도금법으로 0.1~10μ으로 금속층의 두께를 조절한 후 다시 여과, 수세 및 건조를 반복하여 표면을 세정하고 에폭시 수지와 경화촉진제, 용제를 혼합하고 페이스트 혹은 필름 상태로 제조한다.
이렇게 제조된 전도성 파우더는 수지와 혼합하여 점착성을 가진 액체 상태로 존재하며 안정화제를 사용하여 페이스트 상태로 제조하거나 시트상으로 제조하여 필름으로 만들 수 있다.
제조된 페이스트 혹은 필름 내부의 전도성 입자는 반도체 IC나 단자를 기판과 전기적으로 접속 하는데 유용하게 사용되며 수지는 기판과 반도체 IC를 접착 시키는 작용을 하게 됨으로서 외부 환경 중 주로 열적 변화에 의한 접속 부위를 보호하여 안정화된 성능을 나타낸다.
이 구조는 반도체 패키지에서 고무 탄성체인 스틸렌-부타디엔을 폴리머 코어재로 사용하여 칩을 기판에 실장할 때 발생하는 스트레스와 진동 그리고 충격 완화 흡수 작용을 통해 반도체의 신뢰도를 크게 개선할 수 있으며, 열팽창계수의 차이로 인한 클랙 발생이나 층분할 현상도 억제 시킨다. 그리고 입출력 단자 부분에서의 불량을 막아 시스템 동작 안정성을 높히는데 크게 기여한다.
또한 이방성도전필름 혹은 이방성 도전 페이스트로 가공하여 저가의 IC실장을 용이하게 할 수도 있으며, 반도체 제조 공정시 재료선택의 까다로움과 공정설계를 하는데 시간과 노력을 절감할 수도 있다. 또한 스틸렌-부타디엔 고무의 스틸렌과 부타디엔의 질량%를 조절하면 물성적 변화를 가져와 탄성율의 조절이 가능하다. 이를 통해 기판과 돌기의 구조에 따른 물성차이를 스틸렌-부타디엔 고무 구조 자체적으로 흡수할 수 있으므로 반도체 패키지에서 적용 범위가 크다.
이상, 설명한 바와 같이 본 발명에 따르면, 반도체 패키지에서 폴리머 코어재로 사용될 경우 칩을 기판에 실장할 때 발생하는 스트레스와 진동 그리고 충격 완화 흡수 작용을 통해 신뢰도를 크게 개선할 수 있는 효과가 있으며, 열팽창계수의 차이로 인한 클랙 발생이나 층분할 현상도 충분히 억제 시킨다.
또한 저가의 IC실장을 용이하게 할 수도 있으며, 반도체 제조 공정시 재료선택의 까다로움과 공정설계를 하는데 시간과 노력을 절감 시킨다. 또한 스틸렌-부타디엔 고무의 질량%를 조절하면 기판과 돌기의 구조에 따른 물성차이를 자체적으로 흡수할 수 있으므로 반도체 패키지의 신뢰성을 제고 시키는 효과가 있다.
Claims (3)
- 에멀젼중합법을 이용하여 1~30μ의 스틸렌-부타디엔 고무 입자를 제조하는 단계와,상기 스틸렌-부타디엔 고무 입자를 원심분리 혹은 여과지를 이용하여 일정 직경의 입자만을 분리 시킨 뒤 수세 및 건조 처리를 하는 단계와,상기 단계를 거친 스틸렌-부타디엔 고무 입자를 다시 무전해도금법으로 니켈 혹은 금을 코팅하여 플렉시블한 구조의 전도성 입자로 제조하는 것을 특징으로 하는 전도성 입자의 제조방법.
- 제 1 항에 있어서,상기 스틸런-부타디엔 고무 입자 중합시 모노머의 스틸렌 함량을 5~80중량%로 조절하거나 중합 개시제의 양에 의해 분자량과 물성을 조절하여 유리전이온도와 기계적 특성을 조절하는 것을 특징으로 하는 전도성 입자의 제조방법.
- 폴리머 코어재가 스틸렌-부타디엔 고무의 공중합체로 이루어지며,상기 스틸렌-부타디엔 고무의 공중합체는 니켈 또는 금을 코팅하여 플렉시블한 구조의 전도성 입자로 조성된 것을 특징으로 하는 전도성 입자 구조.
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| JPH05144873A (ja) * | 1991-11-19 | 1993-06-11 | Fujitsu Ltd | 半導体集積回路素子の実装方法 |
| JPH0613432A (ja) * | 1992-06-26 | 1994-01-21 | Citizen Watch Co Ltd | 半導体集積回路装置の接続方法 |
| JPH06155070A (ja) * | 1992-11-20 | 1994-06-03 | Hitachi Ltd | はんだペースト |
| KR960016651A (ko) * | 1994-10-20 | 1996-05-22 | 윌리엄 티. 엘리스 | 전기 전도성 페이스트 재료 및 응용 |
| JPH08288291A (ja) * | 1995-04-18 | 1996-11-01 | Citizen Watch Co Ltd | 半導体装置 |
-
1999
- 1999-12-30 KR KR1019990065689A patent/KR100313766B1/ko not_active IP Right Cessation
Patent Citations (6)
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| JPH08288291A (ja) * | 1995-04-18 | 1996-11-01 | Citizen Watch Co Ltd | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| KR20010065749A (ko) | 2001-07-11 |
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