KR100310574B1 - 이중 대머신 다중레벨 상호접속 구조물을 위해 절연층내에 비아 및 트렌치를 형성하는 방법 - Google Patents

이중 대머신 다중레벨 상호접속 구조물을 위해 절연층내에 비아 및 트렌치를 형성하는 방법 Download PDF

Info

Publication number
KR100310574B1
KR100310574B1 KR1019990032897A KR19990032897A KR100310574B1 KR 100310574 B1 KR100310574 B1 KR 100310574B1 KR 1019990032897 A KR1019990032897 A KR 1019990032897A KR 19990032897 A KR19990032897 A KR 19990032897A KR 100310574 B1 KR100310574 B1 KR 100310574B1
Authority
KR
South Korea
Prior art keywords
sacrificial
interlayer insulating
layer
insulating layer
trench
Prior art date
Application number
KR1019990032897A
Other languages
English (en)
Other versions
KR20000022697A (ko
Inventor
이영훈
쟝잉
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 포만 제프리 엘
Publication of KR20000022697A publication Critical patent/KR20000022697A/ko
Application granted granted Critical
Publication of KR100310574B1 publication Critical patent/KR100310574B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics
    • H01L2221/1015—Forming openings in dielectrics for dual damascene structures
    • H01L2221/1026—Forming openings in dielectrics for dual damascene structures the via being formed by burying a sacrificial pillar in the dielectric and removing the pillar

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명에 의하면, 다중레벨 상호접속을 위한 이중 대머신 공정(a dual-damascene processes)에서, 층간 절연층을 에칭할 필요없이 층간 절연층내에 트렌치 및 비아를 형성하는 방법이 제공된다. 우선 두꺼운 희생층이 침착된 후 역 에칭되어 비아를 이루는 희생 필라와 트렌치를 이루는 희생 브리지가 형성된다. 희생층은 층간 절연층 위에 용이하게 패터닝되어 이후 선택적으로 제거될 수 있다면, 어떤 재료(절연체, 반도체 또는 금속)도 가능하다. 그 후, 저 k 층간 절연층이 희생 필라와 브리지 주위에 침착된다. 에칭 제거되어 층간 절연층내에 비아와 트렌치를 남기게 되는 것은 이들 희생 필라 및 브리지이다. 본 발명의 장점은 어려운 비아 및 트렌치의 RIE 공정을 훨씬 더 용이한 희생 필라 및 브리지의 RIE 공정으로 대체할 수 있다는 것이다. 바람직한 실시예에서, 비결정 또는 다결정의 실리콘 막이 희생층으로서 이용된다.

Description

이중 대머신 다중레벨 상호접속 구조물을 위해 절연층내에 비아 및 트렌치를 형성하는 방법{A METHOD FOR FORMING VIAS AND TRENCHES IN AN INSULATION LAYER FOR A DUAL-DAMASCENE MULTILEVEL INTERCONNECTION STRUCTURE}
본 발명은 전반적으로 마이크로 전자공학 분야에서 다중 레벨 금속 상호접속을 위한 층간 절연 재료에 관한 것으로, 보다 구체적으로는, 절연층을 에칭해낼 필요없이, 마이크로전자 칩들상의 금속 와이어들을 전기적으로 절연시키기 위해 절연층내에 비아 및 트렌치를 패터닝하는 이중 대머신 공정에 관한 것이다.
본 발명은 다중 레벨 금속 상호접속 마이크로 전자 기술용 층간 절연 재료내에 비아 홀을 생성하고 트렌치를 와이어링하는 제조 공정에 관련된다. 제조를 더욱 간략화하기 위해, 비아와 트렌치를 한 단계의 공정으로 형성하는 것이 유리하다. 이러한 1단계 공정을 '이중 대머신(dual-damascene)' 공정이라고 한다. 층간 절연체는 구리에 의한 상호접속 기술에서 현재 사용되고 있는 것과 같은 실리콘 이산화물이거나, 현재 다음 세대의 구리 상호접속 기술을 위해 연구되고 있는 것과 같은 저-k(k는 유전 상수) 절연 재료일 수 있다. 본 발명은 현재보다 훨씬 더 작은 최소 피쳐 사이즈(a feature size)(즉, 250㎚ 이하의 피쳐 사이즈)를 요구하게 될 미래의 상호접속 기술에 특히 적합하다.
현재의 구리 기반 상호접속 기술은 이중 대머신 공정, 즉, (1) 반응성 이온 에칭(reactive ion etching:RIE)에 의해 컨택트 홀 및 와이어링 트렌치의 형태를 우선 형성하고, (2) 다음으로, 구리막을 절연체상에 침착시키며, (3) 이 구리막의 원하지 않는 부분을 화학·기계적 연마에 의해 제거하여 비아 및 트렌치 안쪽에만 구리를 남겨두는 공정에 기초한다. 본 발명은 주로 마이크로전자 칩들상의 금속 와이어들 간을 전기적으로 절연시키는 절연층내에 비아 및 트렌치를 패터닝하는 제 1 단계에 관련된다.
실리콘 이산화물 막내에 이중 대머신 구조를 실현하기 위한 다수의 다양한 제조 기법들이 존재하지만, 이러한 종래의 각 방법들은, 특히 발판 마스크(a footrests mask)에 대해 빈약한 에칭 저항성을 갖는 저-k 절연 재료를 이용할 경우, 실제의 제조 응용을 방해하는 주요한 기술적 어려움을 야기한다. 이하 도 1 내지 5를 참조하여 종래의 이중 대머신 공정들을 설명한다. 설명을 간략히 하기 위해, 유사한 구조물들에는 동일한 참조 부호를 이용하였다.
도 1(a) 내지 1(d)를 참조하면, 긴 트렌치 패턴이 먼저 에칭된 후 이 트렌치의 바닥에 비아가 패터닝되는 '트렌치 먼저(trench first)' 이중 대머신 공정이 도시된다. 구체적으로, 도 1(a)는 Cu 와이어(10)를 덮는 에칭 정지층(an etch stoplayer:ESL)(12)을 도시한다. 이 에칭 정지층(12) 위에 절연층(14)을 침착시킨 후 포토레지스트 마스크(a photoresist mask:PR)(16)에 의해 절연층(14)내에 트렌치 패턴(18)을 형성한다. 도 1(b)에서 트렌치가 에칭되며, 도 1(c)에서 포토레지스트 마스크(20)를 트렌치내에 침착하여 비아 패턴을 형성한다. 마지막으로, 도 1(d)에서 비아(22)와 에칭 정지층(12)이 반응성 이온 에칭(RIE)에 의해 에칭됨으로써 와이어(10)가 노출되고 포토레지스트 마스크(16, 20)가 제거된다.
이러한 일련의 공정에서 주요한 어려움은 트렌치 패턴과 트렌치 구조물내의 비아 홀 패턴 간에 리소그래피 오버레이(lithography overlay)의 정확도이다. 작은 오정렬에 의해서도 Cu 와이어 컨택트 영역(10)에 큰 감소를 초래할 수 있으며, 이것은 전기적 성능에 치명적이다. 250㎚ 이하의 좁은 트렌치내에 패턴을 형성하는 것은 장래에는 평범한 일이 아닐 것이다. 그 밖의 실제적인 문제점들은 트렌치 및 비아 홀 바닥에서의 효과적인 에칭 정지 측면에서 RIE 공정으로부터 발생할 수 있다.
도 2(a) 내지 2(e)는 비아 홀(22)이 먼저 에칭된 후 나중에 트렌치(18)가 에칭되는 소위 '비아 먼저(via first)' 이중 대머신 공정을 개략적으로 도시한 것이다. 결과적으로 얻어지는 도 2(e)에 도시된 구조물은 도 1(d)에 도시된 '트렌치 먼저' 공정에서 얻어진 구조물과 동일함에 주목하라. '비아 먼저' 공정의 경우에, 트렌치 패턴 형성 단계 동안에 레지스트 찌꺼기(16)가 비아 홀(22) 내부에 남아있을 수 있으며, 구리 침착 단계 전에 세정되어야 한다. 불행히도 도 1의 '트렌치 먼저' 공정의 경우와 마찬가지로, 도 2의 '비아 먼저' 공정의 경우에도 동일한 포토레지스트 마스크 정렬 문제가 남는다.
도 3(a) 내지 3(e)는 비아와 트렌치 바닥에서의 에칭 정지의 어려움을 극복하기 위해 부가의 에칭 정지층(24)을 생성하는 다른 이중 대머신 공정을 기술한다. 도 3(a)에 도시된 바와 같이, 부가의 중간 에칭 정지층(ESL)(24)은 절연층(24)의 상부에 위치된다. 그 후, 제 2 절연층(26)이 중간 ESL(24)의 상부에 형성된다. 도 3(b)에 도시된 바와 같이, 포토레지스트(PR) 마스크(28)에 의해 제 2 절연층(26) 위에 비아 패턴(22)을 형성한다. 도 3(c)에서 비아(22)가 에칭되며, 중간 ESL(24)이 RIE에 의해 개구된다. 도 3(d)에서 트렌치(18)가 패터닝되며, 도 3(e)에서 트렌치(18) 및 비아(22)의 잔류물이 RIE에 의해 에칭되어 와이어(10)가 노출된다.
에칭 정지 층(12, 24) 재료의 선정은 SiO2또는 저-k 절연체(1＜k＜4)에 호환성이 있는 몇가지 절연막에 제한된다. 가장 인기있는 에칭 정지제는 Si3N4막이다. 질화물 막의 가장 중요한 단점은 k=7에 가까운 높은 k값을 갖는다는 것으로, 이에 비해 SiO2의 경우 k=4이고 다양한 저-k 재료의 경우 k=1∼3이다. 따라서, 에칭 정지층은 전체 '유효(effective)' 유전 상수를 매우 낮게 유지하기 위해 매우 얇아야 한다. k값이 높다는 것은 RC 시상수가 더 크다는 것을 의미한다. 에칭 정지층 재료는 주어진 RIE 공정을 위해 층간 절연체에 대한 높은 에칭 선택도를 가져야 한다. 도 3에 기술된 실제의 공정 흐름은 비아(22)와 트렌치(18)의 물리적 규모의 보전성을 보장하기 위해 중간 ESL 층(24)이 부가된 것을 제외하고는 도 1에 기술된 '트렌치 먼저' 공정과 유사하다.
도 4는 도 2에 도시된 '비아 먼저' 공정과 유사한 일련의 공정을 도시하고 있지만, 트렌치(18)의 깊이를 더욱 정확히 제어하기 위해 중간 에칭 정지층(24)을 갖는 점이 다르다. 비아를 에칭하고 중간 에칭 정지층(24)에서 정지한 후(도 4(a) 내지 4(c) 참조), 부가의 에칭 단계를 이용하여 도 4(d)에 도시된 바와 같이 중간 에칭 정지층(24)상에 비아 마스크를 개구한다. 그리고 나서, 레지스트 마스크(26)를 이용하여 트렌치가 패터닝된다. 트렌치(18) 및 비아(22)의 두번째 반은 동시에 에칭된다. 트렌치 두께는 도 4(d)에 도시된 바와 같이 중간 에칭 정지층에 의해 사전결정된다.
도 5(a) 내지 5(d)는 또 다른 이중 대머신 공정을 도시하는 것으로, 비아와 트렌치의 두 에칭 단계가 하나의 에칭 단계로 축소된다. 도 5(a) 내지 5(b)에 도시된 바와 같이, 제 1 절연층(14)이 제 1 ESL(12)상에 침착되거나 스피닝(spinning)되고 중간 에칭 정지층(24)이 형성된 후, 포토레지스트 마스크(16)를 이용하여 비아 홀(22)이 중간 ESL(24)상에 패터닝되어 개구된다. 그리고 나서, 도 5(c)에서, 소정 두께의 트렌치 깊이(18)를 갖는 제 2 절연층(26)이 중간 에칭 정지층(24)의 상부에 형성된다. 트렌치 레지스트 마스크(28)가 중간 에칭 정지층(24)상에서 비아 홀(22)과 정확히 정렬되어 패터닝된 경우, 트렌치(18)와 비아(22)가 1단계내에 에칭된다. 트렌치(18)는 중간 에칭 정지층(24)에서 정지하고, 비아(22)는 제 1 에칭 정지층(12)에서 정지한다.
도 3, 4 및 5에 도시된 이중 대머신 공정들은 에칭 정지층을 도입함으로써 트렌치 두께 및 비아 정지를 정확히 제어하는 방법만을 제공할 수 있을뿐, '유효(effective)' 유전 상수 k 값을 증가시키게 된다. 깊은 레지스트 마스크를 통한 비아 에칭, 하부 금속층에 대한 컨택트 영역, 마스크 정렬 정확도 등과 같은 모든 다른 공정 및 통합 문제들이 여전히 해결되어야 할 과제로 남아 있다. 부가의 에칭 정지층은 또한 이중 대머신 공정을 복잡하게 하며, '유효' k 값의 증가는 저-k 절연 재료를 이용하는 미래의 구리 상호접속 기술에 실행가능한 이들 공정 기법들을 크게 제한한다.
이에 본 발명의 목적은 고-k 재료(예컨대, 실리콘 질화물 막)의 에칭 정지층을 사용할 필요없이 다중 레벨 금속 상호접속 마이크로 전자 기술용 층간 절연체내에 비아 및 트렌치를 형성하는 이중 대머신 공정을 제공하는 것이다.
본 발명의 다른 목적은 트렌치 및 비아의 통상의 반응성 이온 에칭(RIE)과 '필라(pillars)' 및 '펜스(fences)'의 더욱 용이한 RIE를 절충시키는 것이다.
도 1(a) 내지 1(d)는 종래의 '트렌치 먼저' 이중 대머신 공정을 예시하는 일련의 블럭도,
도 2(a) 내지 2(e)는 종래의 '비아 먼저' 이중 대머신 공정을 예시하는 일련의 블럭도,
도 3(a) 내지 3(e)는 종래의 '에칭 정지층(ESL)을 갖는 트렌치 먼저' 이중 대머신 공정을 예시하는 일련의 블럭도,
도 4(a) 내지 4(e)는 종래의 'ESL을 갖는 비아 먼저' 이중 대머신 공정을 예시하는 일련의 블럭도,
도 5(a) 내지 5(d)는 종래의 'ESL을 갖는 트렌치 및 비아의 1단계 에칭'을 예시하는 일련의 블럭도,
도 6(a) 내지 6(f)는 본 발명의 제 1 실시예에 따른 이중 대머신 공정을 도시하는 일련의 블럭도,
도 7(a) 내지 7(h)는 본 발명의 제 2 실시예에 따른 이중 대머신 공정을 도시하는 일련의 블럭도.
도면의 주요 부분에 대한 부호의 설명
10 : Cu 와이어 50 : 희생층
52 : 포토레지스트 마스크 54 : 층간 절연층
56 : 제 2 포토레지스트 마스크
18 : 트렌치 22 : 비아
본 발명에 따르면, 이중 대머신 공정들에서의 층간 절연층에 비아 및 트렌치 패턴을 에칭하는 현재의 실시와 연관된 기술적 문제를 극복하기 위해, 두꺼운 희생층(a sacrificial layer)을 우선 침착시키고 역 에칭하여, 비아를 형성하는 희생 필라(sacrificial pillars) 및 트렌치를 형성하는 희생 브리지(sacrificialbridges)를 형성한다. 종래의 에칭 정지층과 달리, 본 발명의 두꺼운 희생층은 저 k 값을 갖는 절연체에 제한되지 않고, 층간 절연층상에 용이하게 패터닝된 후 선택적으로 제거될 수 있다면 어떤 재료(절연체, 반도체 또는 금속)도 가능하다. 그리고 나서, 이 희생 필라 및 브리지 주위에 저 k 층간 절연층이 침착된다. 층간 절연층내에 비아 및 트렌치를 뒤에 남기고 에칭제거되는 것은 이들 희생 필라 및 브리지이다. 본 발명의 장점은 비아 및 트렌치의 난이한 RIE 공정을 훨씬 용이한 희생 필라 및 브리지의 RIE 공정으로 대체한다는 것이다. 바람직한 실시예에서, 비결정 또는 다결정의 실리콘 막이 희생층으로서 이용된다.
이제 도 6(a) 내지 6(f)를 참조하면, 본 발명의 제 1 실시예에 따른 이중 대머신 공정을 도시하는 일련의 블럭도가 도시된다. 도 6(a)에 도시된 바와 같이, Si막(50)의 희생층이 와이어(10) 위에 침착된다. 그리고 나서, 비아를 역 패터닝하기 위해 포토레지스트 마스크(52)가 침착된다. 희생 Si 막(50)의 두께는 원하는 비아와 트렌치 깊이에 대응하는 두께를 갖는다. 희생층(50)은 Si에 제한되지 않으며, 용이하게 패터닝되어 후에 선택적으로 제거될 수 있다면 어떤 재료(절연체, 반도체 또는 금속)도 가능하다. 바람직한 실시예에서, 비결정 또는 다결정의 실리콘 막이 희생층으로서 이용된다.
도 6(b)에서, 반응성 이온 에칭(RIE)을 이용해서 희생 Si층(50)을 에칭함으로써 포토레지스트 마스크(52) 아래에 희생 필라(50)가 남는다. 그리고 나서, 포토레지스트 마스크(52)가 제거된다. 도 6(c)에서, 층간 절연층(54)이 침착된 후 에치 백(etch back) 또는 화학·기계적 연마에 의해 평탄화됨으로써 층간절연층(54)의 상부면을 희생 필라(50)의 상부면과 평평하게 정렬시킨다. 도 6(d)에서, 층간 절연층(54) 위에 침착된 제 2 포토레지스트 마스크(56)에 의해 트렌치 패턴이 형성된다. 도 6(e)에서, 트렌치가 에칭된 후 제 2 포토레지스트 마스크(56)가 제거된다. 마지막으로, 도 6(f)에 도시된 바와 같이, 희생 Si 필라(50)가 비아(22)로부터 습식 화학작용에 의해 제거됨으로써 층간 절연체(54)내에 이중 대머신 구조물이 생성된다. 이러한 새로운 공정은 비아의 충분한 단면적을 확보하며 더욱 중요하게는 종래 기술과 관련하여 언급된 마스크 오버레이 정확도에 의해 야기되는 문제를 최소화시키면서 비아(22)와 트렌치(18) 사이의 우수한 전기적 접촉을 보장한다. 필라의 Si 에칭은 실리콘 이산화물에 대해 적절한 선택도를 갖는 폴리실리콘 게이트 에칭 공정을 이용하여 용이하게 성취될 수 있다. Si 필라의 높이는 후속 공정 단계에서의 필요에 따라 대략 비아 높이로부터 비와와 트렌치의 총 높이에 이르는 범위에서 변화될 수 있다. 트렌치 에칭 동안 에칭 종점으로 Si 필라를 이용하고자 하는 경우, Si 필라의 높이는 비아의 높이와 동일해야 한다. 이들 Si 필라는 또한 몇가지 다른 장점을 갖는다. 예를 들어, 기계적으로 나약한 저 k 층간 절연 재료가 다중 레벨 상호접속을 위해 필요한 경우, 이러한 재료를 지원하기 위해 희생 필라가 기계적 강화 구조물로서 작용할 수 있다. 희생 필라는 또한 저 k 층간 절연 재료의 화학·기계적 연마를 정지시키기 위한 종점 수단으로서 이용될 수 있다. 또한, 희생 필라는 저 k 절연 재료가 Cu 하부층으로부터 분리되지 않게 지원 또는 유지하는 것을 돕는다.
저 유전상수(저 k) 재료의 몇가지 예들이 다음과 같다.
SiO2: k = 3.8
플루오르화규산염 유리(Fluorosilicate glass)(FSG 또는 SiOF) : k ?? 3.5
수소화된 다이아몬드형 카본(diamondlike carbon:DLC) 또는 DLC를 함유하는 불소 : k ≒ 2.7∼3.4
폴리스티렌 : k ≒ 2.6
H-실세스쿠오이산(H-silsesquoixanes) : k ≒ 2.7∼3
플루오르화 폴리이미드 : k ≒ 2.5∼3
파릴렌(AF-4) : k ≒ 2.2∼2.3
비결정 플루오르화 카본(α-F:C) : k ≒ 2.1∼2.8
삼투성 SiO2: k ≒ 2∼3
폴리테트라플루오르 에틸렌(TEFLON) : k ≒ 1.9
이제 도 7(a)∼7(h)를 참조하면, Si 희생 비아 및 트렌치를 이용하여 이중 대머신 구조물을 형성하는 본 발명의 제 2 실시예가 도시된다.
도 7(a)에서, 희생 Si 층(60)이 와이어(10) 위에 침착되며, 포토레지스트 마스크(62)가 비아를 패터닝하도록 침착된다. 그 후, 도 7(b)에 도시된 바와 같이, 희생 Si 층(60)을 에칭하여 비아 높이의 희생 필라(64)를 형성한다. 도 7(c)에서, 저 k 유전성 중합체 절연층(66)이 스핀-온(spin-on) 침착된 후, 평탄화를 위해 에치 백된다. 도 7(d)에서, 비결정 Si 층(68)의 저온 침착이 수행되며, 도 7(e)에서포토레지스트 마스크가 트렌치 영역을 규정하도록 침착된다. 도 7(f)에서 Si 층(68)이 에칭제거되어 Si 필라(64)상에 세워진 펜스(72)가 형성된다. 도 7(g)에서 부가의 저 k 유전성 중합체 층이 제 1 저 k 유전성 중합체 층(66) 위에 침착된 후, 중합체 에치 백에 의해 평탄화되어 층간 절연체(66)가 형성된다. 마지막으로, 도 7(h)에서 Si 필라(64) 및 펜스(72)가 습식 에칭에 의해 제거되고 비아(22) 및 트렌치(18)를 형성하는 이중 대머신 구조물이 뒤에 남겨진다. 이러한 일련의 공정은 층간 절연층(66)으로서 저 k 유전체로 된 기계적으로 허약한 중합체 막을 이용한 경우에 특히 적합하며, 이것은 결과적으로 예측할 수 있는 미래에 필요하게 될 수 있다. 이러한 공정 시나리오는 층간 절연체의 전체 RIE 공정을 제거하며, 결과적으로, 저 k 재료의 에칭과 연관된 많은 복잡한 문제들을 제거한다.
본 발명에 의하면, 고-k 재료(예컨대, 실리콘 질화물 막)의 에칭 정지층을 사용할 필요없이 다중 레벨 금속 상호접속 마이크로 전자 기술용 층간 절연체내에 비아 및 트렌치를 형성할 수 있는 이중 대머신 공정이 제공된다.

Claims (13)

  1. 층간 절연층(inter-insulation layer)을 에칭할 필요없이 이중 대머신 구조물을 위한 층간 절연층내에 트렌치 및 비아를 형성하는 방법에 있어서,
    ① 표면상에 희생층(a sacrificial layer)을 침착시키는 단계와,
    ② 상기 표면상에 세워지는 희생 필라(sacrificial pillars)를 남기도록 상기 희생층을 에칭하는 단계와,
    ③ 상기 희생 필라 주위로 층간 절연층을 침착시키고 상기 층간 절연층과 상기 희생 필라의 상부가 정렬되도록 평탄화시키는 단계와,
    ④ 마스크(a mask)를 침착하여 상기 층간 절연층 위로 트렌치(a trench)를 패터닝하는 단계와,
    ⑤ 상기 층간 절연층을 에칭하여 트렌치를 형성하는 단계
    를 포함하는 층간 절연층내의 트렌치 및 비아 형성 방법.
  2. 제 1 항에 있어서,
    상기 희생층은 실리콘을 포함하는 층간 절연층내의 트렌치 및 비아 형성 방법.
  3. 제 2 항에 있어서,
    상기 희생층은 비결정 실리콘을 포함하는 층간 절연층내의 트렌치 및 비아 형성 방법.
  4. 제 2 항에 있어서,
    상기 희생층은 다결정 실리콘을 포함하는 층간 절연층내의 트렌치 및 비아 형성 방법.
  5. 제 1 항에 있어서,
    상기 희생 필라는 상기 비아의 높이로부터 상기 비아의 높이와 상기 트렌치의 높이의 합계 높이에 이르기까지 변화하는 높이를 갖는 층간 절연층내의 트렌치 및 비아 형성 방법.
  6. 제 1 항에 있어서,
    상기 층간 절연층은 저 k 유전 재료인 층간 절연층내의 트렌치 및 비아 형성 방법.
  7. 제 6 항에 있어서,
    상기 저 k 유전 재료의 k값은 1＜k＜4인 층간 절연층내의 트렌치 및 비아 형성 방법.
  8. 층간 절연층을 에칭할 필요없이 이중 대머신 구조물을 위한 층간 절연층내에 트렌치와 비아를 형성하는 방법에 있어서,
    ① 원하는 비아의 높이에 대응하는 두께를 갖는 제 1 희생층을 침착시키는 단계와,
    ② 상기 비아의 위치에서 희생 필라를 형성하도록 상기 희생층을 에칭하는 단계와,
    ③ 상기 희생 필라의 상부와 평탄하게 제 1 층간 절연층을 침착시키는 단계와,
    ④ 상기 제 1 층간 절연층 위에, 원하는 트렌치 높이에 대응하는 두께를 갖는 제 2 희생층을 침착시키는 단계와,
    ⑤ 상기 트렌치의 위치에서 희생 브리지를 형성하도록 상기 제 2 희생층을 에칭하는 단계와,
    ⑥ 상기 제 1 층간 절연층상에, 상기 희생 브리지와 평탄하게 제 2 층간 절연층을 침착시키는 단계와,
    ⑦ 상기 희생 브리지와 상기 희생 필라를 선택적으로 에칭하여 상기 트렌치와 비아를 형성하는 단계
    를 포함하는 층간 절연층내의 트렌치 및 비아 형성 방법.
  9. 제 8 항에 있어서,
    상기 제 1 및 제 2 희생층은 실리콘을 포함하는 층간 절연층내의 트렌치 및 비아 형성 방법.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 희생층은 비결정 실리콘을 포함하는 층간 절연층내의 트렌치 및 비아 형성 방법.
  11. 제 9 항에 있어서,
    상기 제 1 및 제 2 희생층은 다결정 실리콘을 포함하는 층간 절연층내의 트렌치 및 비아 형성 방법.
  12. 제 8 항에 있어서,
    상기 제 1 및 제 2 층간 절연층은 저 k 유전 재료를 포함하는 층간 절연층내의 트렌치 및 비아 형성 방법.
  13. 제 12 항에 있어서,
    상기 저 k 유전 재료의 k 값은 1＜k＜4인 층간 절연층내의 트렌치 및 비아 형성 방법.
KR1019990032897A 1998-09-02 1999-08-11 이중 대머신 다중레벨 상호접속 구조물을 위해 절연층내에 비아 및 트렌치를 형성하는 방법 KR100310574B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/146,228 US6096655A (en) 1998-09-02 1998-09-02 Method for forming vias and trenches in an insulation layer for a dual-damascene multilevel interconnection structure
US9/146,228 1998-09-02
US09/146,228 1998-09-02

Publications (2)

Publication Number Publication Date
KR20000022697A KR20000022697A (ko) 2000-04-25
KR100310574B1 true KR100310574B1 (ko) 2001-11-03

Family

ID=22516395

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990032897A KR100310574B1 (ko) 1998-09-02 1999-08-11 이중 대머신 다중레벨 상호접속 구조물을 위해 절연층내에 비아 및 트렌치를 형성하는 방법

Country Status (2)

Country Link
US (1) US6096655A (ko)
KR (1) KR100310574B1 (ko)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000106396A (ja) * 1998-09-29 2000-04-11 Sharp Corp 半導体装置の製造方法
US6528153B1 (en) * 1999-09-30 2003-03-04 Novellus Systems, Inc. Low dielectric constant porous materials having improved mechanical strength
US6873087B1 (en) * 1999-10-29 2005-03-29 Board Of Regents, The University Of Texas System High precision orientation alignment and gap control stages for imprint lithography processes
US6921615B2 (en) * 2000-07-16 2005-07-26 Board Of Regents, The University Of Texas System High-resolution overlay alignment methods for imprint lithography
KR100827741B1 (ko) 2000-07-17 2008-05-07 보드 오브 리전츠, 더 유니버시티 오브 텍사스 시스템 임프린트 리소그래피 공정을 위한 자동 유체 분배 방법 및시스템
US6833604B2 (en) 2000-10-03 2004-12-21 Broadcom Corporation High density metal capacitor using dual-damascene copper interconnect
CN100365507C (zh) * 2000-10-12 2008-01-30 德克萨斯州大学系统董事会 用于室温下低压微刻痕和毫微刻痕光刻的模板
US6566242B1 (en) * 2001-03-23 2003-05-20 International Business Machines Corporation Dual damascene copper interconnect to a damascene tungsten wiring level
US20020164544A1 (en) * 2001-05-02 2002-11-07 Advanced Micro Devices, Inc. Dual damascene using removable via studs
US6387798B1 (en) 2001-06-25 2002-05-14 Institute Of Microelectronics Method of etching trenches for metallization of integrated circuit devices with a narrower width than the design mask profile
US6727183B1 (en) 2001-07-27 2004-04-27 Taiwan Semiconductor Manufacturing Company Prevention of spiking in ultra low dielectric constant material
US6488509B1 (en) 2002-01-23 2002-12-03 Taiwan Semiconductor Manufacturing Company Plug filling for dual-damascene process
US7037639B2 (en) 2002-05-01 2006-05-02 Molecular Imprints, Inc. Methods of manufacturing a lithography template
US7253112B2 (en) 2002-06-04 2007-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Dual damascene process
US6642139B1 (en) * 2002-06-28 2003-11-04 Macronix International Co., Ltd. Method for forming interconnection structure in an integration circuit
US6926929B2 (en) 2002-07-09 2005-08-09 Molecular Imprints, Inc. System and method for dispensing liquids
US7019819B2 (en) 2002-11-13 2006-03-28 Molecular Imprints, Inc. Chucking system for modulating shapes of substrates
US6908861B2 (en) * 2002-07-11 2005-06-21 Molecular Imprints, Inc. Method for imprint lithography using an electric field
US6900881B2 (en) 2002-07-11 2005-05-31 Molecular Imprints, Inc. Step and repeat imprint lithography systems
US7070405B2 (en) 2002-08-01 2006-07-04 Molecular Imprints, Inc. Alignment systems for imprint lithography
US8349241B2 (en) 2002-10-04 2013-01-08 Molecular Imprints, Inc. Method to arrange features on a substrate to replicate features having minimal dimensional variability
US6980282B2 (en) * 2002-12-11 2005-12-27 Molecular Imprints, Inc. Method for modulating shapes of substrates
US6871558B2 (en) * 2002-12-12 2005-03-29 Molecular Imprints, Inc. Method for determining characteristics of substrate employing fluid geometries
JP4052955B2 (ja) * 2003-02-06 2008-02-27 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US7186656B2 (en) * 2004-05-21 2007-03-06 Molecular Imprints, Inc. Method of forming a recessed structure employing a reverse tone process
US7323417B2 (en) * 2004-09-21 2008-01-29 Molecular Imprints, Inc. Method of forming a recessed structure employing a reverse tone process
US7090716B2 (en) 2003-10-02 2006-08-15 Molecular Imprints, Inc. Single phase fluid imprint lithography method
US8211214B2 (en) 2003-10-02 2012-07-03 Molecular Imprints, Inc. Single phase fluid imprint lithography method
JP2005236083A (ja) * 2004-02-20 2005-09-02 Toshiba Corp 半導体装置の製造方法
US8076386B2 (en) 2004-02-23 2011-12-13 Molecular Imprints, Inc. Materials for imprint lithography
US7906180B2 (en) 2004-02-27 2011-03-15 Molecular Imprints, Inc. Composition for an etching mask comprising a silicon-containing material
US7241395B2 (en) * 2004-09-21 2007-07-10 Molecular Imprints, Inc. Reverse tone patterning on surfaces having planarity perturbations
US7252777B2 (en) * 2004-09-21 2007-08-07 Molecular Imprints, Inc. Method of forming an in-situ recessed structure
US7205244B2 (en) 2004-09-21 2007-04-17 Molecular Imprints Patterning substrates employing multi-film layers defining etch-differential interfaces
US7041604B2 (en) * 2004-09-21 2006-05-09 Molecular Imprints, Inc. Method of patterning surfaces while providing greater control of recess anisotropy
US7547504B2 (en) 2004-09-21 2009-06-16 Molecular Imprints, Inc. Pattern reversal employing thick residual layers
US7357876B2 (en) * 2004-12-01 2008-04-15 Molecular Imprints, Inc. Eliminating printability of sub-resolution defects in imprint lithography
US7256131B2 (en) * 2005-07-19 2007-08-14 Molecular Imprints, Inc. Method of controlling the critical dimension of structures formed on a substrate
US7259102B2 (en) * 2005-09-30 2007-08-21 Molecular Imprints, Inc. Etching technique to planarize a multi-layer structure
US7435648B2 (en) * 2006-07-26 2008-10-14 Macronix International Co., Ltd. Methods of trench and contact formation in memory cells
CN103972164B (zh) * 2014-05-21 2017-01-18 上海华力微电子有限公司 铜互连大马士革工艺方法
CN110164819A (zh) * 2019-06-06 2019-08-23 德淮半导体有限公司 半导体检测结构及其形成方法、插塞缺陷的检测方法
CN111668228B (zh) * 2020-06-03 2021-05-18 长江存储科技有限责任公司 3d nand存储器及其形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5723381A (en) * 1995-09-27 1998-03-03 Siemens Aktiengesellschaft Formation of self-aligned overlapping bitline contacts with sacrificial polysilicon fill-in stud
US5652182A (en) * 1995-12-29 1997-07-29 Cypress Semiconductor Corporation Disposable posts for self-aligned non-enclosed contacts
US6033977A (en) * 1997-06-30 2000-03-07 Siemens Aktiengesellschaft Dual damascene structure

Also Published As

Publication number Publication date
KR20000022697A (ko) 2000-04-25
US6096655A (en) 2000-08-01

Similar Documents

Publication Publication Date Title
KR100310574B1 (ko) 이중 대머신 다중레벨 상호접속 구조물을 위해 절연층내에 비아 및 트렌치를 형성하는 방법
US6011311A (en) Multilevel interconnect structure for integrated circuits
US5055423A (en) Planarized selective tungsten metallization system
US7534720B2 (en) Methods of fabricating semiconductor device having slope at lower sides of interconnection hole with etch-stop layer
US6376366B1 (en) Partial hard mask open process for hard mask dual damascene etch
KR100283307B1 (ko) 반도체 장치 및 그의 제조 방법
US6271135B1 (en) Method for forming copper-containing metal studs
US6888251B2 (en) Metal spacer in single and dual damascene processing
KR100442867B1 (ko) 반도체 소자의 듀얼 다마신 구조 형성방법
US20020187629A1 (en) Method for dual damascene process without using gap-filling materials
US20020098673A1 (en) Method for fabricating metal interconnects
US6426558B1 (en) Metallurgy for semiconductor devices
US5880030A (en) Unlanded via structure and method for making same
US6849536B2 (en) Inter-metal dielectric patterns and method of forming the same
US6818547B2 (en) Dual damascene process
US7056821B2 (en) Method for manufacturing dual damascene structure with a trench formed first
JP3525788B2 (ja) 半導体装置の製造方法
US6204096B1 (en) Method for reducing critical dimension of dual damascene process using spin-on-glass process
GB2325083A (en) A dual damascene process
US6750140B2 (en) Process for producing contact holes on a metallization structure
US7300879B2 (en) Methods of fabricating metal wiring in semiconductor devices
US6229195B1 (en) Semiconductor device with air gaps between interconnections
KR100295141B1 (ko) 반도체소자의금속배선층형성방법
EP0971409A1 (en) Method for forming copper-containing metal studs
KR20010066380A (ko) 다층 배선을 갖는 반도체장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee