KR100308201B1 - Method for forming conductive multi-layer - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 폴리실리콘 에치 백 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a polysilicon etch back method.
반도체 메모리 장치의 비트 라인은 그 저항 성분을 줄이기 위해서, 폴리실리콘막과 텅스텐 실리사이드막이 차례로 적층된 다층 도전막으로 형성된다. 이러한 다층 도전막의 형성 방법은, 먼저 폴리실리콘막이 증착된 후, 후속 텅스텐 실리사이드막의 형성을 위해, CMP 공정이나 폴리 에치 백 공정으로, 상기 폴리 실리콘막이 최소 두께를 갖도록 식각된다.The bit line of the semiconductor memory device is formed of a multilayer conductive film in which a polysilicon film and a tungsten silicide film are sequentially stacked in order to reduce its resistance component. In this method of forming a multilayer conductive film, a polysilicon film is first deposited and then the polysilicon film is etched to have a minimum thickness by a CMP process or a poly etch back process to form a subsequent tungsten silicide film.
그런데, 상기 폴리실리콘막 식각 공정은 상기 CMP 공정보다 상대적으로 비용이 저렴한 폴리 에치 백 공정으로 주로 식각된다.However, the polysilicon film etching process is mainly etched by a poly etch back process, which is relatively inexpensive than the CMP process.
이 경우, 상기 폴리실리콘막 식각 공정에는 Cl2를 베이스(base)로 하는 식각가스를 사용하여 상기 폴리 에치백 공정이 수행되거나, CF4계열의 탄소(carbon)가 함유된 식각 가스를 사용하여 상기 폴리 에치백 공정이 수행된다. 이럴 경우, 다음과 같은 원하지 않는 문제가 발생하게 된다.In this case, in the polysilicon film etching process, the poly etchback process is performed using an etching gas having Cl 2 as a base, or the etching gas containing carbon of CF 4 series is used. Poly etch back process is performed. In this case, the following unwanted problem occurs.
도 1a 및 도 1b는 각각 종래의 폴리 에치 백 공정에 의해서 형성된 반도체 메모리 장치의 비트 라인을 보여주는 단면도이다.1A and 1B are cross-sectional views illustrating bit lines of a semiconductor memory device formed by a conventional poly etch back process, respectively.
도 1a을 참조하면, 먼저, 반도체 기판(10)상에 활성 영역과 비활성 영역을 정의하여 소자 격리 영역(12)이 형성되고, 상기 반도체 기판(10)상에 게이트 전극(14)이 형성된다. 상기 게이트 전극(14)은 예컨대, 폴리실리콘막(14a), 텅스텐 실리사이드막(14b) 및 절연막(14c)이 적층되어 형성된다. 상기 게이트 전극(14)을 포함하여 반도체 기판(10) 상에 절연막(16)이 형성된다. 상기 절연막(16)이 식각되어 일부 반도체 기판이 노출되도록 콘택홀이 형성되고, 상기 콘택홀을 통해 상기 반도체 기판(10)과 전기적으로 연결되도록 상기 절연막(16)상에 폴리실리콘막(18)이 형성된다. 저저항 다층 비트 라인을 형성하기 위해 먼저, 상기 폴리실리콘막(18)이 Cl2를 베이스로 하는 식각 가스로 최소 두께를 갖도록 에치 백 된다. 다음, 상기 폴리실리콘막(18) 상에 텅스텐 실리사이드막(도면 미도시)이 형성된다.Referring to FIG. 1A, first, an isolation region 12 is formed by defining an active region and an inactive region on a semiconductor substrate 10, and a gate electrode 14 is formed on the semiconductor substrate 10. The gate electrode 14 is formed by stacking, for example, a polysilicon film 14a, a tungsten silicide film 14b, and an insulating film 14c. The insulating layer 16 is formed on the semiconductor substrate 10 including the gate electrode 14. A contact hole is formed to etch the insulating layer 16 to expose a portion of the semiconductor substrate, and a polysilicon layer 18 is formed on the insulating layer 16 to be electrically connected to the semiconductor substrate 10 through the contact hole. Is formed. To form a low resistance multilayer bit line, first, the polysilicon film 18 is etched back to have a minimum thickness with an etching gas based on Cl 2 . Next, a tungsten silicide film (not shown) is formed on the polysilicon film 18.
그러나, Cl2를 베이스로 하는 식각 가스가 사용되는 상기 폴리 에치백 공정에서 상기 폴리실리콘막(18)상에 도 1a에서 도시된 바와 같은 부분적인 리세스(recess)(a)가 형성된다. 상기 리세스(a)는 폴리실리콘막(18) 상에 단차를 발생시키고, 이 단차로 인해 상기 폴리실리콘막(18) 상에 형성되는 텅스텐 실리사이드막(도면 미도시)에도 역시 단차가 발생된다. 후속, 텅스텐 실리사이드막의 식각 공정에서, 상기 단차로 인해 상기 텅스텐 실리사이드막의 리세스 영역에서 상기 텅스텐 실리사이드막이 끊어지는 문제점이 발생한다.However, in the poly etch back process in which an etching gas based on Cl 2 is used, a partial recess (a) as shown in FIG. 1A is formed on the polysilicon film 18. The recess (a) generates a step on the polysilicon film 18, and a step also occurs on the tungsten silicide film (not shown) formed on the polysilicon film 18. Subsequently, in the etching process of the tungsten silicide film, the tungsten silicide film is broken in the recess region of the tungsten silicide film due to the step.
도 1b를 참조하면, 상기 폴리실리콘막(18)이 형성된 후, CF4계열의 탄소가 함유된 식각 가스가 사용되어 폴리 에치백 공정이 수행된다. 그 결과, 상기 폴리실리콘막(18) 상에 식각 부산물이 형성되어, 후속 공정으로 상기 폴리실리콘막(18)상에 저저항 다층 비트 라인(20)을 위해 형성되는 텅스텐 실리사이드막(19)과 후속 BPSG막(22) 사이의 계면 영역에서 리프팅(lifting)(b)이 발생된다. 상기 리프팅(b)은, 상기 식각 부산물이 상기 텅스텐 실리사이드막(19)을 뚫고 상기 텅스텐 실리사이드막(19)과 BPSG막(22)의 계면 부위에 모이게 되어 발생된다. 상기 리프팅(b)으로 인해 단차가 발생되고 상기 단차로 인해 후속 식각 공정 후 도전막간의 브리지(bridge)를 유발할 수 있다.Referring to FIG. 1B, after the polysilicon film 18 is formed, an etching gas containing carbon of CF 4 series is used to perform a poly etch back process. As a result, an etch by-product is formed on the polysilicon film 18, and a tungsten silicide film 19 formed on the polysilicon film 18 for the low resistance multilayer bit line 20 in a subsequent process, and subsequently Lifting b occurs in the interface region between the BPSG films 22. The lifting (b) is generated by the etching by-products passing through the tungsten silicide layer 19 and collecting at the interface between the tungsten silicide layer 19 and the BPSG layer 22. A step may occur due to the lifting (b), and the step may cause a bridge between conductive layers after a subsequent etching process.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 기존의 폴리 에치백 공정으로 폴리실리콘막 상에 발생되는 리세스 영역의 발생을 방지할 수 있어, 후속 공정으로 상기 폴리실리콘막 상에 형성되는 텅스텐 실리사이드막이 후속 식각공정에서 끊어지는 것을 방지할 수 있는 폴리실리콘 에치 백 방법을 제공함에 그 목적이 있다.The present invention has been proposed to solve the above-described problems, it is possible to prevent the occurrence of the recess region generated on the polysilicon film by a conventional poly etchback process, formed on the polysilicon film in a subsequent process It is an object of the present invention to provide a polysilicon etch back method capable of preventing the tungsten silicide layer from being broken in a subsequent etching process.
본 발명의 다른 목적은 폴리 에치 백 공정 후, 상기 폴리실리콘막상에 형성되는 텅스텐 실리사이드막과 BPSG막들 사이의 계면 영역에서 리프팅이 발생되는 것을 방지할 수 있어, 후속 공정에서 도전막간의 브리지(bridge)를 방지할 수 있는 다층 도전막 형성 방법을 제공함에 그 목적이 있다.Another object of the present invention is to prevent the lifting occurs in the interface region between the tungsten silicide film and the BPSG film formed on the polysilicon film after the poly etch back process, so that the bridge between the conductive films in a subsequent process It is an object of the present invention to provide a method for forming a multilayer conductive film that can prevent the defects.
제1a도 및 제1b도는 각각 종래의 폴리실리콘 에치 백 방법에 의해 형성된 반도체 메모리 장치의 비트 라인을 보여주는 단면도.1A and 1B are cross-sectional views each showing a bit line of a semiconductor memory device formed by a conventional polysilicon etch back method.
제2a도는 본 발명의 제 1 실시예에 따른 폴리실리콘 에치 백 방법에 의해 형성된 반도체 메모리 장치의 비트 라인을 보여주는 단면도.2A is a cross-sectional view showing a bit line of a semiconductor memory device formed by the polysilicon etch back method according to the first embodiment of the present invention.
제2b도는 본 발명의 제 1 실시예에 따른 폴리리콘 에치 백 방법에 의해 형성된 반도체 메모리 장치의 비트 라인을 보여주는 평면도.2B is a plan view showing a bit line of a semiconductor memory device formed by the polysilicon etch back method according to the first embodiment of the present invention.
제3도는 본 발명의 제 2 실시예에 따른 폴리실리콘 에치 백 방법에 의해 형성된 콘택 패드를 보여주는 단면도.3 is a cross-sectional view showing a contact pad formed by a polysilicon etch back method according to a second embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10, 100, 200 : 반도체 기판 12, 102, 202 : 소자 격리 영역10, 100, 200: semiconductor substrate 12, 102, 202: device isolation region
14, 104, 204 : 게이트 전극 16, 106, 206 : 절연막14, 104, and 204: gate electrodes 16, 106, and 206: insulating films
18, 108 : 폴리 실리콘막 19, 109 : 텅스텐 실리사이드막18, 108 polysilicon film 19, 109 tungsten silicide film
20, 110 : 다층 비트 라인 112 : BPSG막20, 110: multilayer bit line 112: BPSG film
[구성][Configuration]
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 폴리실리콘 에치 백 방법은, 패터닝된 절연막이 형성된 반도체 기판 상에 폴리실리콘막을 증착하는 단계; 및, CF4 및 SF6를 포함하는 혼합 식각 가스를 사용하여 상기 폴리실리콘막을 에치 백하는 단계를 포함하는 것을 특징으로 한다.According to a feature of the present invention proposed to achieve the above object, a polysilicon etch back method comprises the steps of: depositing a polysilicon film on a semiconductor substrate on which a patterned insulating film is formed; And etching back the polysilicon layer using a mixed etching gas including CF4 and SF6.
이 방법의 일 실시예에 있어서, 상기 CF4 및 SF6를 포함하는 혼합 식각 가스를 사용하여 상기 폴리실리콘막 만을 에치 백하는 단계는, 상기 폴리실리콘막이 상기 절연막 상에 소정 두께 잔존하도록 식각하는 것을 특징으로 한다. 이때, 이 방법의 바람직한 실시예에 있어서, 상기 폴리실리콘막 상에 실리사이드막 및 절연막을 차례로 형성하는 단계를 더 포함할 수 있다.In one embodiment of the method, the step of etching back the polysilicon film using the mixed etching gas including CF4 and SF6, the polysilicon film is etched so as to remain on the insulating film a predetermined thickness. do. At this time, in a preferred embodiment of the method, the method may further include forming a silicide film and an insulating film on the polysilicon film in order.
이 방법의 다른 실시예에 있어서, 상기 CF4 및 SF6를 포함하는 혼합 식각 가스를 사용하여 상기 폴리실리콘막을 에치 백하는 단계는, 상기 절연막이 나타날 때까지 상기 폴리실리콘막을 식각하는 것을 특징으로 한다.In another embodiment of the method, the step of etching back the polysilicon film using the mixed etching gas including the CF4 and SF6, characterized in that the polysilicon film is etched until the insulating film appears.
[작용][Action]
도 2a 및 도 3을 참조하면, 본 발명에 따른 신규한 폴리실리콘 에치 백 방법은, 반도체 기판 상에 형성된 폴리실리콘막을 원하는 두께만큼 남기기 위해 폴리실리콘막이 CF4 및 SF6를 포함하는 혼합 식각 가스를 사용하여 에치 백 공정으로 식각 된다. 이로써, Cl2 가스만을 사용하여 폴리실리콘막을 에치 백했을 때 발생되는 폴리실리콘막 표면의 부분적인 리세스(recess)를 방지할 수 있고, 이로 인해 후속 텅스텐 실리사이드막이 끊어지는 것을 방지할 수 있으며, 따라서 반도체 장치가 오 동작하는 것을 방지할 수 있다. 또한 CF4 가스만을 사용하여 폴리실리콘막을 에치 백 했을 때 발생되는 절연층의 부분적인 리프팅(lifting)을 방지할 수 있다.2A and 3, the novel polysilicon etch back method according to the present invention uses a mixed etching gas in which the polysilicon film includes CF4 and SF6 in order to leave a polysilicon film formed on a semiconductor substrate to a desired thickness. It is etched by the etch back process. This can prevent partial recesses in the surface of the polysilicon film generated when the polysilicon film is etched back using only Cl2 gas, thereby preventing the subsequent tungsten silicide film from breaking off, and thus the semiconductor. The device can be prevented from malfunctioning. In addition, partial lifting of the insulating layer generated when the polysilicon film is etched back using only CF4 gas can be prevented.
이하, 도 2a 및 도 2b, 그리고 도 3을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 2A, 2B, and 3.
[실시예 1]Example 1
도 2a는 본 발명의 제 1 실시예에 따른 폴리 에치 백 공정에 의해 형성된 반도체 메모리 장치의 비트 라인을 보여주는 단면도이다.2A is a cross-sectional view illustrating a bit line of a semiconductor memory device formed by a poly etch back process according to a first embodiment of the present invention.
도 2a를 참조하면, 먼저 반도체 기판(100)상에 게이트 전극(104)이 형성되고, 예컨대, 상기 게이트 전극(104)은 폴리실리콘막(104a), 텅스텐 실리사이드막(104b) 및 실리콘 질화막(104c)이 차례로 적층되어 구성된다. 상기 게이트 전극(104)을 포함하여 반도체 기판(100)상에 절연막(106)이 형성된다. 상기 절연막(106)상에 비트 라인 콘택홀 형성용 포토레지스트막(도면 미도시)이 형성된다.Referring to FIG. 2A, a gate electrode 104 is first formed on a semiconductor substrate 100. For example, the gate electrode 104 may be formed of a polysilicon film 104a, a tungsten silicide film 104b, and a silicon nitride film 104c. ) Are sequentially stacked. An insulating film 106 is formed on the semiconductor substrate 100 including the gate electrode 104. A photoresist film (not shown) for forming a bit line contact hole is formed on the insulating film 106.
상기 포토레지스트 패턴을 마스크로 사용하여 건식 식각 공정으로 상기 절연막(106)이 식각 되어 반도체 기판(100)의 일부 표면이 노출되도록 비트 라인 콘택홀이 형성된다. 이어 상기 반도체 기판(100)과 전기적으로 연결되는 비트 라인을 형성하기 위해 상기 콘택홀이 완전히 채워질 때까지 상기 절연막 상에 2000Å - 3000Å 범위 내의 의 폴리실리콘막(108)이 증착된다.Using the photoresist pattern as a mask, the insulating layer 106 is etched by a dry etching process to form a bit line contact hole to expose a portion of the surface of the semiconductor substrate 100. Subsequently, a polysilicon film 108 within a range of 2000 kV to 3000 kV is deposited on the insulating film until the contact hole is completely filled to form a bit line electrically connected to the semiconductor substrate 100.
상기 폴리실리콘막(108) 상에 비트 라인의 저항을 감소시키기 위한 막질, 여기서는 텅스텐 실리사이드막을 형성하기 위해 에치백 공정으로 상기 폴리실리콘막의 상부 표면이 1700Å - 2700Å정도 식각된다. 그 결과로, 상기 폴리실리콘막(108)이 약 300Å - 1300Å 정도의 두께로 남게된다.An upper surface of the polysilicon film is etched by about 1700 kPa-2700 kPa by an etch back process to form a film quality for reducing the resistance of the bit line on the polysilicon film 108, in this case, a tungsten silicide film. As a result, the polysilicon film 108 is left to a thickness of about 300 kPa-1300 kPa.
구체적으로, 상기 폴리 에치백 공정은 CF4가스와 SF6가스의 혼합 가스를 사용하여 수행 되는데, 60 mT - 100 mT의 압력, 0 - 30 G의 자계, 그리고 200 W - 350 W의 파워조건으로 수행된다. 상기 에치 백 공정에 사용되는 CF4가스의 유량은 10 sccm - 60 sccm 이고, 상기 SF6의 유량은 10 sccm - 30 sccm이다. 이 경우 가장 바람직한 상기 폴리 에치백 공정은 2 : 1의 혼합비를 갖는 CF4가스와 SF6가스 예를 들어, 40sccm의 CF4및 20sccm의 SF6가스를 사용하여 80 mT의 압력, 300 W의 파워, 그리고 15 G의 자계 조건에서 수행된다.Specifically, the poly etchback process is performed using a mixed gas of CF 4 gas and SF 6 gas, with a pressure of 60 mT-100 mT, a magnetic field of 0-30 G, and a power condition of 200 W-350 W Is performed. The flow rate of CF 4 gas used in the etch back process is 10 sccm-60 sccm, and the flow rate of the SF 6 is 10 sccm-30 sccm. The poly etch back process is most preferred in this case, with a CF 4 gas and a SF 6 gas having a mixing ratio of 2: 1, for example, a pressure of 80 mT and a power of 300 W using 40 sccm CF 4 and 20 sccm SF 6 gas. And under a magnetic field of 15 G.
이 경우, 상기 폴리 에치백 공정은 큰 파워 조건에서는 도 1에서 도시된 바와같이 폴리실리콘 막상에 리세스 영역(a)이 발생되므로, 350 W 이하의 파워 조건으로 수행 되어야 한다.In this case, the poly etch back process should be performed under a power condition of 350 W or less because the recess region a is generated on the polysilicon film as shown in FIG. 1 under a large power condition.
상기, 약 300Å - 1300Å 두께의 폴리실리콘막 상에 1500Å 정도의 두께를 갖는 텅스텐 실리사이드막(109)이 형성된다. 그 결과로, 다층 도전막에 의한 저저항 다층 비트 라인(110)이 완성된다.The tungsten silicide film 109 having a thickness of about 1500 GPa is formed on the polysilicon film having a thickness of about 300 GPa-1300 GPa. As a result, the low resistance multilayer bit line 110 by the multilayer conductive film is completed.
상기 텅스텐 실리사이드막(109)상에 절연막, 예컨대 BPSG막(112)이 형성된다. 이때, 본 발명에서는 종래의 CF4가스만을 사용하는 폴리 에치백 공정에서의 식각 부산물로 인한 텅스텐 실리사이드막과 BPSG막의 계면 영역에서의 리프팅(b)(도 1b)이 발생되지 않는다.An insulating film, for example, a BPSG film 112, is formed on the tungsten silicide film 109. At this time, in the present invention, the lifting (b) (FIG. 1B) does not occur in the interface region of the tungsten silicide film and the BPSG film due to the etching by-product in the poly etchback process using only conventional CF 4 gas.
도 2b는 본 발명의 제 1 실시예에 따른 에치 백 공정에 의해 형성된 반도체 메모리 장치의 비트 라인을 보여주는 평면도이다.2B is a plan view illustrating a bit line of a semiconductor memory device formed by an etch back process according to a first embodiment of the present invention.
본 발명의 에치 백 공정에 따라 형성된 비트 라인들(BL1 - BL3)은 도 2b에 도시된 바와 같이, 리세스 영역에 의한 비트 라인의 끊김 내지 리프팅에 의한 비트라인간 브리지와 같은 문제없이 형성되어 있는 것을 볼 수 있다. 이는 상기 폴리에치 백 공정이 앞서 언급한 바와 같은 조건하에서 CF4가스와 SF6가스들의 혼합 식각가스를 사용하여 수행되었기 때문이다.The bit lines BL1 to BL3 formed according to the etch back process of the present invention are formed without problems such as disconnection of the bit lines by the recess region or bridges between the bit lines by lifting as shown in FIG. 2B. You can see that. This is because the polyetch back process was performed using a mixed etching gas of CF 4 gas and SF 6 gas under the conditions as mentioned above.
[실시예 2]Example 2
도 3은 본 발명의 제 2 실시예에 따른 폴리 에치 백 공정에 의해 형성된 콘택 패드를 보여주는 단면도이다.3 is a cross-sectional view showing a contact pad formed by a poly etch back process according to a second embodiment of the present invention.
한편, 상술한 바와 같은 폴리 에치 백 공정은 다층 비트 라인 형성 공정 뿐만 아니라, 도 3에 도시된 바와 같은 폴리 에치 백 공정에 의한 콘택 패드 형성 공정에도 마찬가지로 적용된다. 구체적으로, 소자격리막(202)을 갖는 반도체 기판(200) 상에 게이트 전극(204)이 형성된 후, 콘택홀을 갖는 절연층(206)이 형성된다. 그리고, 상기 콘택홀을 완전히 채울 때까지 절연층(206) 상에 폴리실리콘막이 형성된다. 마지막으로, 상기 콘택홀 양측의 절연층(206)의 상부 표면이 노출될 때까지, 폴리실리콘막이 CF4가스와 SF6가스의 혼합 가스를 사용하는 에치 백 공정으로 식각 되어 콘택 패드(208)가 완성된다. 이로써, 콘택 패드(208) 상에 증착되는 절연층과 콘택 패드(208)간의 계면에서의 리프팅 등의 문제 발생이 방지된다.Meanwhile, the poly etch back process as described above is similarly applied not only to the multilayer bit line forming process but also to the contact pad forming process by the poly etch back process as shown in FIG. 3. Specifically, after the gate electrode 204 is formed on the semiconductor substrate 200 having the device isolation film 202, the insulating layer 206 having the contact hole is formed. Then, a polysilicon film is formed on the insulating layer 206 until the contact hole is completely filled. Finally, until the upper surface of the insulating layer 206 on both sides of the contact hole is exposed, the polysilicon film is etched by an etch back process using a mixed gas of CF 4 gas and SF 6 gas so that the contact pad 208 is etched. Is completed. This prevents problems such as lifting at the interface between the insulating layer and the contact pad 208 deposited on the contact pad 208.
또한, 상기 콘택 패드(208) 형성 공정에 있어서, 콘택 패드(208)는 폴리실리콘막의 상부 표면의 평탄화를 위한 폴리 에치 백 공정 후, 포토 공정에 의한 콘택 패드 형성 공정으로도 형성된다. 이때, 상기 폴리실리콘막의 상부 표면 평탄화를 위한 폴리 에치 백 공정에도 본 발명에 따른 폴리 에치 백 공정이 마찬가지로 적용된다.In the process of forming the contact pad 208, the contact pad 208 is also formed in a contact pad forming process by a photo process after a poly etch back process for planarization of the upper surface of the polysilicon film. In this case, the poly etch back process according to the present invention is similarly applied to the poly etch back process for planarizing the upper surface of the polysilicon film.
본 발명은 종래의 반도체 장치에서 폴리 에치 백 공정에 의해 폴리실리콘막상에 리세스가 형성되는 문제점 및 에치 백 공정의 부산물에 의한 후속 절연층과 폴리실리콘막 또는 후속 절연층과 폴리실리콘막 상에 형성된 도전막 사이의 계면에서의 리프팅이 발생되는 문제점을 해결한 것이다.SUMMARY OF THE INVENTION The present invention has a problem in that a recess is formed on a polysilicon film by a poly etch back process in a conventional semiconductor device and a subsequent insulating layer and a polysilicon film or a subsequent insulating layer and a polysilicon film formed by a by-product of the etch back process are formed. This is to solve the problem of lifting at the interface between the conductive films.
본 발명은 폴리 식각 가스로서 CF4가스와 SF6가스의 혼합 가스를 사용함으로써, 폴리 에칙 백 공정 후 폴리실리콘막 상에 리세스 영역이 발생하는 것을 방지할 수 있고, 폴리실리콘막과 절연층 또는 폴리실리콘막 상에 형성된 도전막과 절연층 사이의 식각 부산물에 의한 리프팅 발생을 방지할 수 있으며, 따라서 리세스 영역에 의한 후속 도전막의 끊어짐 및 리프팅에 의한 도전막간 브리지를 방지할 수 있는 효과가 있다.According to the present invention, by using a mixed gas of CF 4 gas and SF 6 gas as the poly etching gas, it is possible to prevent the recess region from occurring on the polysilicon film after the poly-etch back process, and to prevent the polysilicon film and the insulating layer or Lifting occurrence due to etching by-products between the conductive film and the insulating layer formed on the polysilicon film can be prevented, and therefore, there is an effect of preventing the breakage of the subsequent conductive film by the recess region and the bridge between the conductive films due to the lifting. .
Claims (6)
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|---|---|---|---|
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Applications Claiming Priority (1)
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| KR1019980016335A KR100308201B1 (en) | 1998-05-07 | 1998-05-07 | Method for forming conductive multi-layer |
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| JPH03159236A (en) * | 1989-11-17 | 1991-07-09 | Tokyo Ohka Kogyo Co Ltd | Flattening using etchback |
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03159236A (en) * | 1989-11-17 | 1991-07-09 | Tokyo Ohka Kogyo Co Ltd | Flattening using etchback |
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