KR100307534B1 - Back bias voltage level circuit - Google Patents
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Abstract
본 발명은 백 바이어스 전압 레벨 센싱 회로에 관한 것으로, 종래 백 바이어스 전압 레벨 센싱 회로를 구동시키거나 정지시킬 때 발생하는 스위칭 전류에 의해 반도체 메모리 장치의 동작 속도가 지연되고, 백 바이어스 전압 펌핑 회로(미도시)가 오동작을 하여 소비 전류가 증가하는 문제점이 있었다.The present invention relates to a back bias voltage level sensing circuit, and the operation speed of the semiconductor memory device is delayed by a switching current generated when driving or stopping the conventional back bias voltage level sensing circuit. C) malfunctioned and there was a problem that the current consumption increases.
이러한 문제점을 극복하기 위해, 본 발명의 백 바이어스 전압 레벨 센싱회로는 스위치가 개폐할 때, 발생하는 스위칭 전류를 접지로 흘려보낸 후, 백 바이어스 전압 레벨 센싱부를 턴 온 시켜 스위칭 전류에 의한 오동작을 방지할 수 있다.In order to overcome this problem, the back bias voltage level sensing circuit of the present invention flows the switching current generated when the switch is opened and closed to ground, and then turns on the back bias voltage level sensing unit to prevent malfunction due to the switching current. can do.
Description
본 발명은 백 바이어스 전압 레벨 센싱 회로에 관한 것으로, 특히 회로를 구동시키거나 정지시킬 때 발생하는 스위칭 전류를 접지로 흘려보낸 후, 백 바이어스 전압 레벨 센싱부를 턴 온 시켜 스위칭 전류에 의한 오동작을 방지할 수 있는 백 바이어스 전압 레벨 센싱 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a back bias voltage level sensing circuit. In particular, the switching current generated when the circuit is driven or stopped is flowed to ground, and then the back bias voltage level sensing unit is turned on to prevent malfunction of the switching current. And a back bias voltage level sensing circuit.
도 1은 종래 백 바이어스 전압 레벨 센싱 회로를 보인 회로도로써, 일정 주기마다 한 번씩 백 바이어스 전압 레벨 센싱부를 턴 온 시켜 백 바이어스 전압 레벨을 센싱하도록 한 회로이다. 이에 도시된 바와 같이, 전원전압(VCC)의 변화에 상관없이 항상 일정한 전류(ICON)를 발생시키는 정전류 발생부(1)와, 스위치 제어신호(DETSW)에 의해 제어되어 상기 정전류 발생부(1)에서 발생한 일정한 전류(ICON)를 전송 또는 차단하는 스위치(2)와, 그 스위치(2)에 의해 전송된 정전류(ICON)를 전류 미러(current mirror)를 사용하여 분배하는 전류 분배부(3)와, 그 전류 분배부(3)에 의해 분배된 전류에 의해 백 바이어스 전압(VBB) 레벨을 센싱하여 센싱신호(DETA)를 출력하는 백 바이어스 전압 레벨 센싱부(4)와, 그 백 바이어스 전압 레벨 센싱부(4)의 센싱신호(DETA)와 발진신호(OSC)가 입력되어 소정 주기로 스위치를 개폐하기 위한 스위치 제어신호(DETSW)를 출력하는 스위치 제어부(5)를 포함하여 구성된다.1 is a circuit diagram illustrating a conventional back bias voltage level sensing circuit, in which a back bias voltage level sensing unit is turned on every predetermined period to sense a back bias voltage level. As shown therein, the constant current generator 1 always generates a constant current ICON regardless of the change in the power supply voltage VCC and the constant current generator 1 controlled by the switch control signal DETSW. A switch (2) for transmitting or interrupting a constant current (ICON) generated by the current, and a current distributor (3) for distributing a constant current (ICON) transmitted by the switch (2) using a current mirror; And a back bias voltage level sensing unit 4 for sensing the back bias voltage VBB level by the current distributed by the current divider 3 and outputting a sensing signal DETA, and the back bias voltage level sensing. And a switch controller 5 which receives the sensing signal DETA and the oscillation signal OSC of the unit 4 and outputs a switch control signal DETSW for opening and closing the switch at a predetermined cycle.
여기서, 상기 정전류 발생부(1)는 전원전압(VCC)과 접지전압(VSS) 사이에 직렬 연결되고, 게이트가 접지전압(VSS)에 연결된 제1 피모스 트랜지스터(PM1) 및 게이트와 드레인이 공통 연결된 제1 엔모스 트랜지스터(NM1)와, 전원전압(VCC)과 접지전압(VSS) 사이에 직렬 연결되고, 게이트와 드레인이 공통 연결된 제2 피모스 트랜지스터(PM2) 및 게이트가 상기 제1 엔모스 트랜지스터(NM1)의 게이트에 연결된 제2 엔모스 트랜지스터(NM2)와, 소오스에 전원전압(VCC)이 인가되고, 게이트가 상기 제2 피모스 트랜지스터(PM2)의 게이트에 연결되어 드레인으로 정전류(ICON)가 흐르는 제3 피모스 트랜지스터(PM3)를 포함하여 구성된다.Here, the constant current generator 1 is connected in series between the power supply voltage VCC and the ground voltage VSS, and the first PMOS transistor PM1 having the gate connected to the ground voltage VSS, and the gate and the drain are common. The first NMOS transistor NM1, a second PMOS transistor PM2 and a gate connected in series between a power supply voltage VCC and a ground voltage VSS, and having a gate and a drain in common, are connected to the first NMOS transistor NM1. The second NMOS transistor NM2 connected to the gate of the transistor NM1 and the power supply voltage VCC are applied to the source, and the gate is connected to the gate of the second PMOS transistor PM2 and is connected to the constant current ICON as a drain. It is configured to include a third PMOS transistor (PM3) flowing.
상기 스위치(2)는 게이트에 스위치 제어신호(DETSW)가 제1 인버터(INV1)에 의해 반전된 신호가 인가되고, 소오스에 상기 정전류 발생부(1)의 정전류(ICON)가 인가되고, 드레인이 제1 노드(N1)에 연결된 제4 피모스 트랜지스터(PM4)로 구성된다.The switch 2 receives a signal in which the switch control signal DETSW is inverted by the first inverter INV1, a constant current ICON of the constant current generator 1 is applied to a source, and a drain is applied. The fourth PMOS transistor PM4 is connected to the first node N1.
또한, 상기 전류 분배부(3)는 상기 제1 노드(N1)와 접지전압(VSS) 사이에 직렬 연결되고, 게이트가 접지전압(VSS)에 각각 연결된 제5, 제6 피모스 트랜지스터(PM5,PM6)와, 제1 노드(N1)와 센싱 노드(NS) 사이에 직렬 연결되고, 게이트가 접지전압(VSS)에 각각 연결된 제7, 제8 피모스 트랜지스터(PM7,PM8)와, 게이트가 접지전압(VSS)에 연결되고, 드레인이 센싱 노드(NS)에 연결되어 소오스에 인가되는 백 바이어스 전압(VBB)의 레벨을 센싱하는 제3 엔모스 트랜지스터(NM3)를 포함하여 구성된다.In addition, the current divider 3 is connected in series between the first node N1 and the ground voltage VSS, and the fifth and sixth PMOS transistors PM5, each having a gate connected to the ground voltage VSS, respectively. PM6, the seventh and eighth PMOS transistors PM7 and PM8 connected in series between the first node N1 and the sensing node NS, and whose gate is connected to the ground voltage VSS, respectively, and the gate is grounded. The third NMOS transistor NM3 is connected to the voltage VSS and the drain is connected to the sensing node NS to sense the level of the back bias voltage VBB applied to the source.
상기 백 바이어스 전압 레벨 센싱부(4)는 상기 센싱 노드(NS)의 레벨을 순차 반전시키는 제2, 제3 인버터(INV2,INV3)와, 그 제3 인버터(INV3)의 출력이 제1 입력단자에, 스위치 제어신호(DETSW)가 제2 입력단자에 인가되는 제1 낸드게이트(ND1)와, 그낸드게이트(ND1)의 출력을 반전시켜 센싱신호(DETA)를 출력하는 제4 인버터(INV4)를 포함하여 구성된다.The back bias voltage level sensing unit 4 includes second and third inverters INV2 and INV3 for sequentially inverting the levels of the sensing node NS, and outputs of the third inverter INV3 are first input terminals. The fourth NAND gate ND1 to which the switch control signal DETSW is applied to the second input terminal and the fourth inverter INV4 which inverts the output of the NAND gate ND1 to output the sensing signal DETA. It is configured to include.
상기 스위치 제어부(5)는 센싱신호(DETA)가 제1 입력단자에, 발진신호(OSC)가 제2 입력단자에 인가되는 제1 노아게이트(NOR1)와, 그 제1 노아게이트(NOR1)의 출력을 반전시켜 스위치 제어신호(DETSW)를 출력하는 제5 인버터(INV5)를 포함하여 구성된다.The switch controller 5 may include a first NOR gate NOR1 to which a sensing signal DETA is applied to a first input terminal, an oscillation signal OSC to a second input terminal, and a first NOR gate NOR1 of the first NOR gate. And a fifth inverter INV5 for inverting the output and outputting the switch control signal DETSW.
이와 같이 구성된 종래 백 바이어스 전압 레벨 센싱 회로의 동작을 상세히 설명하면 다음과 같다.The operation of the conventional back bias voltage level sensing circuit configured as described above will be described in detail as follows.
먼저, 제1 피모스 트랜지스터(PM1) 및 제1 엔모스 트랜지스터(NM1)로 구성된 일반적인 정전압 발생회로에 의해 제1 엔모스 트랜지스터(NM1)의 게이트 전압이 전원전압(VCC)의 변화에 관계없이 항상 일정하게 유지된다.First, the gate voltage of the first NMOS transistor NM1 is always changed regardless of the change in the power supply voltage VCC by a general constant voltage generation circuit including the first PMOS transistor PM1 and the first NMOS transistor NM1. Stays constant.
또한, 제2 피모스 트랜지스터(PM2) 및 제2 엔모스 트랜지스터(NM2)로 구성된 정전류 발생회로는 제1, 제2 엔모스 트랜지스터(NM1,NM2)의 게이트가 공통 연결되어 전압이 같기 때문에, 제2 엔모스 트랜지스터(NM2)의 게이트와 소오스 사이의 전압차(VGS)가 항상 일정하게 유지된다. 따라서, 전원전압(VCC)의 변화에 관계없이 항상 일정한 전류를 발생시키며, 제2 피모스 트랜지스터(PM2)의 게이트와 소오스 사이의 전압차(VGS)도 항상 일정하게 유지되므로 제2 피모스 트랜지스터(PM2)의 게이트 전압과 전원전압(VCC) 사이의 전압차가 항상 일정하게 유지되어 제3 피모스 트랜지스터(PM3)를 통해 정전류(ICON)가 발생된다.In addition, in the constant current generation circuit including the second PMOS transistor PM2 and the second NMOS transistor NM2, since the gates of the first and second NMOS transistors NM1 and NM2 are commonly connected to each other, the voltage is the same. The voltage difference VGS between the gate and the source of the two NMOS transistor NM2 is always kept constant. Therefore, a constant current is always generated regardless of the change of the power supply voltage VCC, and the voltage difference VGS between the gate and the source of the second PMOS transistor PM2 is also kept constant so that the second PMOS transistor ( The voltage difference between the gate voltage of the PM2 and the power supply voltage VCC is always kept constant so that the constant current ICON is generated through the third PMOS transistor PM3.
여기서, 상기 정전류 발생부(1)의 정전류(ICON)는 스위치 제어신호(DETSW)에 의해제어되는 스위치(2)에 의해 소정 주기에 따라 전송 또는 차단된다.In this case, the constant current ICON of the constant current generator 1 is transmitted or interrupted at a predetermined cycle by the switch 2 controlled by the switch control signal DETSW.
이어서, 상기 스위치(2)에 의해 전송된 정전류(ICON)는 전류 분배부(3)에 의해 제1 분배 전류(ID1)와 제2 분배 전류(ID2)로 분배된다. 여기서, 그 분배 비율은 제5, 제6 피모스 트랜지스터(PM5,PM6)와 제7, 제8 피모스 트랜지스터(PM7,PM8)의 채널의 길이와 넓이에 의해 결정된다.Subsequently, the constant current ICON transmitted by the switch 2 is distributed by the current distributor 3 into the first and second distribution currents ID1 and ID2. Here, the distribution ratio is determined by the length and width of the channels of the fifth and sixth PMOS transistors PM5 and PM6 and the seventh and eighth PMOS transistors PM7 and PM8.
센싱하고자 하는 백 바이어스 전압(VBB)의 기준 레벨(VREF)은 제3 엔모스 트랜지스터(NM3)를 통해 정전류(ICON)가 분배된 제2 분배 전류(ID2)가 흐를 때의 제3 엔모스 트랜지스터(NM3)의 게이트와 소오스 사이의 전압차(VGS)에 의해 결정되며, 이때의 센싱 노드(NS)의 전압 레벨은 제2 인버터(INV2)의 로직 문턱전압(VTH)에 의해 설정된다.The reference level VREF of the back bias voltage VBB to be sensed is the third NMOS transistor when the second distribution current ID2 in which the constant current ICON is distributed through the third NMOS transistor NM3 flows. The voltage difference VGS between the gate and the source of NM3 is determined, and the voltage level of the sensing node NS is set by the logic threshold voltage VTH of the second inverter INV2.
스위치(2)가 턴 온 되었을 때, 인가되는 백 바이어스 전압(VBB)의 레벨이 상기 기준 레벨(VREF)보다 높으면, 센싱 노드(NS)의 레벨이 제2 인버터(INV2)의 문턱전압(VTH)보다 높아지게 되어 제2 인버터(INV2)의 출력이 로우 레벨이 되고, 센싱 신호(DETA)는 하이레벨로 천이하게 되므로 발진신호(OSC)와 관계없이 스위치 제어신호(DETSW)가 하이레벨이 되어 스위치(2)를 계속 턴 온 시킨다. 이때, 백 바이어스 전압 펌핑 회로(미도시)가 구동되어 백바이어스 전압 레벨을 점차 낮아지게 한다.When the switch 2 is turned on, if the level of the applied back bias voltage VBB is higher than the reference level VREF, the level of the sensing node NS is the threshold voltage VTH of the second inverter INV2. Since the output of the second inverter INV2 becomes low and the sensing signal DETA transitions to a high level, the switch control signal DETSW becomes high level regardless of the oscillation signal OSC. Continue to turn on 2). At this time, the back bias voltage pumping circuit (not shown) is driven to gradually lower the back bias voltage level.
반대로, 인가되는 백 바이어스 전압(VBB)의 레벨이 기준 레벨(VREF)보다 낮아지게 되면, 센싱 노드(NS)의 레벨이 제2 인버터(INV2)의 문턱전압(VTH)보다 낮아지게 되어 센싱신호(DETA)가 로우 레벨이 되어 백 바이어스 전압 펌핑 회로(미도시)의 펌핑동작을 정지시키고, 스위치 제어신호(DETSW)가 로우 레벨이 되어 스위치(2)를 턴 오프 시킨다. 여기서, 발진신호(OSC)에 의해 스위치(2)의 개폐 여부가 결정되며, 발진신호(OSC)가 로우레벨이 되어 스위치 제어신호(DETSW)가 로우레벨이 되면, 스위치(2)가 턴 오프 되어 정전류(ICON)가 차단되고, 센싱 노드(NS)의 레벨은 백 바이어스 전압(VBB)의 레벨과 동일하게 된다.On the contrary, when the level of the applied back bias voltage VBB is lower than the reference level VREF, the level of the sensing node NS is lower than the threshold voltage VTH of the second inverter INV2, so that the sensing signal ( The DETA goes low to stop the pumping operation of the back bias voltage pumping circuit (not shown), and the switch control signal DETSW goes low to turn off the switch 2. Here, it is determined whether the switch 2 is opened or closed by the oscillation signal OSC. When the oscillation signal OSC becomes low level and the switch control signal DETSW becomes low level, the switch 2 is turned off. The constant current ICON is cut off and the level of the sensing node NS is equal to the level of the back bias voltage VBB.
한편, 스위치 제어신호(DETSW)가 하이레벨로 천이하여 스위치(2)가 턴 온 되었을 때, 백 바이어스 전압(VBB)의 레벨이 기준 레벨(VREF)보다 낮으면, 센싱 노드(NS)의 레벨이 제2 인버터(INV2)의 문턱전압(VTH)보다 낮아지므로 제2 인버터(INV2)의 출력이 하이레벨이 되고 센싱 신호(DETA)는 로우레벨이 되어 백 바이어스 전압 펌핑회로(미도시)는 펌핑 동작을 수행하지 않는다.On the other hand, when the switch control signal DETSW transitions to the high level and the switch 2 is turned on, if the level of the back bias voltage VBB is lower than the reference level VREF, the level of the sensing node NS is increased. Since the threshold voltage VTH of the second inverter INV2 is lowered, the output of the second inverter INV2 becomes high level and the sensing signal DETA becomes low level, so that the back bias voltage pumping circuit (not shown) is pumped. Do not do it.
그러나, 백 바이어스 전압 레벨 센싱을 위해 생성된 전류 분배부(3)에 의해 정전류(ICON)가 분배된 제2 분배 전류(ID2)의 크기가 수 마이크로 암페어(㎂)이지만, 스위치(2)를 구성하는 제3 피모스 트랜지스터(PM3)가 턴 온 되거나 턴 오프 될 때 발생하는 스위칭 피크 전류는 수 미리 암페어(㎃)가 흐르게 되어 스위치(2)가 턴 온 될 때, 도 2(c)에 도시된 바와 같이, 센싱 노드(NS)의 레벨이 스위칭 피크 전류의 유입으로 상승하여 백 바이어스 전압 레벨이 기준 레벨(VREF) 보다 낮더라도 상승된 센싱 노드(NS)의 레벨이 제2 인버터(INV2)의 문턱전압(VTH)보다 낮아질 때까지 도 2(d)에 도시된 바와 같이, 센싱신호(DETA)가 하이레벨이 되어 백 바이어스 전압 펌핑 회로(미도시)를 구동시켜 백 바이어스 전압 레벨이 낮아져 그 낮아진 백 바이어스 전압 레벨이 반도체 메모리 장치의 서브스트레이트에 인가되어 모스 트랜지스터의 문턱전압이 상승하므로 반도체 메모리 장치의 동작 속도가 지연되고, 백 바이어스 전압 펌핑 회로(미도시)가 오동작을 하여 소비 전류가 증가하는 문제점이 있었다.However, although the magnitude of the second distribution current ID2, in which the constant current ICON is distributed by the current distribution unit 3 generated for the back bias voltage level sensing, is several micro amps, it constitutes the switch 2. The switching peak current generated when the third PMOS transistor PM3 is turned on or turned off is several amperes flowing in advance, and when the switch 2 is turned on, the switching peak current shown in FIG. As described above, even if the level of the sensing node NS rises due to the inflow of the switching peak current and the back bias voltage level is lower than the reference level VREF, the level of the increased sensing node NS becomes the threshold of the second inverter INV2. As shown in FIG. 2 (d) until the voltage VTH is lowered, the sensing signal DETA becomes high level to drive a back bias voltage pumping circuit (not shown) to lower the back bias voltage level so that the lower back Semiconductor memory device with bias voltage level Since the threshold voltage of the MOS transistor is applied to the substrate of the substrate, the operating speed of the semiconductor memory device is delayed, and the back bias voltage pumping circuit (not shown) malfunctions, thereby increasing the current consumption.
따라서, 본 발명의 목적은 반도체 메모리 장치의 동작 모드에 따라 스위치의 개폐 방식을 바꾸고, 스위치의 개폐 시에 발생하는 스위칭 피크 전류에 의한 오동작을 방지할 수 있는 백 바이어스 전압 센싱 회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a back bias voltage sensing circuit capable of changing an opening / closing method of a switch according to an operation mode of a semiconductor memory device and preventing a malfunction due to a switching peak current generated when opening or closing a switch.
이와 같은 목적을 달성하기 위한 본 발명 백 바이어스 전압 센싱회로는 전원전압의 변화에 상관없이 항상 일정한 전류를 발생시키는 정전류 발생부와, 스위치 제어신호에 의해 제어되어 상기 정전류 발생부에서 발생한 일정한 전류를 전송 또는 차단하는 스위치와, 그 스위치에 의해 전송된 일정한 전류를 제2 제어신호에 의해 제어되어 전류 미러를 사용하여 분배하는 전류 분배부와, 상기 스위치의 개폐 시에 발생하는 스위칭 전류를 제1 제어신호에 의해 접지로 흘려보내는 스위칭 전류 제거부와, 상기 전류 분배부에 의해 분배된 전류에 의해 백 바이어스 전압 레벨을 센싱하여 센싱신호를 출력하는 백 바이어스 전압 레벨 센싱부와, 그 백 바이어스 전압 레벨 센싱부의 센싱신호와 발진신호가 입력되어 소정 주기로 스위치를 개폐하기 위한 스위치 제어신호, 전류 분배부를 제어하기 위한 제2 제어신호 및 스위칭 전류 제거부를 제어하기 위한 제1 제어신호를 출력하는 스위치 제어부를 포함하여 구성된 것을 특징으로 한다.The back bias voltage sensing circuit of the present invention for achieving the above object is a constant current generator for always generating a constant current irrespective of the change in the power supply voltage, and controlled by a switch control signal to transmit a constant current generated in the constant current generator. Or a switch which cuts off, a current divider which is controlled by a second control signal to distribute a constant current transmitted by the switch, using a current mirror, and a first control signal that switches the switching current generated when the switch is opened or closed. A switching current removing unit which flows to the ground by the current, a back bias voltage level sensing unit which senses a back bias voltage level by the current distributed by the current divider, and outputs a sensing signal, and a back bias voltage level sensing unit Switching switch for opening / closing the switch at predetermined intervals by sensing signal and oscillation signal And a switch controller for outputting a fish signal, a second control signal for controlling the current distributor, and a first control signal for controlling the switching current remover.
본 발명에 대한 상기한 목적, 특징 및 효과에 대해서 첨부한 도면을 참조하여 다음의 상세한 설명으로부터 본 발명에 대해 충분히 이해될 것이다.The above objects, features and effects of the present invention will be fully understood from the following detailed description with reference to the accompanying drawings.
도 1은 종래 백 바이어스 전압 레벨 센싱회로를 보인 회로도.1 is a circuit diagram showing a conventional back bias voltage level sensing circuit.
도 2는 도 1의 회로도의 동작 타이밍도.2 is an operation timing diagram of the circuit diagram of FIG. 1;
도 3은 본 발명 백 바이어스 전압 레벨 센싱회로를 보인 회로도.Figure 3 is a circuit diagram showing a back bias voltage level sensing circuit of the present invention.
도 4는 도 3의 회로도에서, 스위치 제어부를 보인 상세 회로도.4 is a detailed circuit diagram illustrating a switch controller in the circuit diagram of FIG. 3.
도 5는 도 3의 회로도의 동작 타이밍도.5 is an operation timing diagram of the circuit diagram of FIG. 3;
*** 도면의 주요 부분에 대한 부호의 설명 ****** Explanation of symbols for the main parts of the drawing ***
10 : 정전류 발생부 20 : 스위치10: constant current generator 20: switch
30 : 전류 분배부 40 : 백 바이어스 전압 레벨 센싱부30: current divider 40: back bias voltage level sensing unit
50 : 스위치 제어부 60 : 스위칭 전류 제거부50: switch control unit 60: switching current removal unit
본 발명의 바람직한 실시예를 첨부한 도면을 사용하여 다음에 상세히 설명한다.Preferred embodiments of the present invention will be described in detail below with reference to the accompanying drawings.
도 3은 본 발명 백 바이어스 전압 센싱회로를 보인 회로도로써, 이에 도시된 바와 같이, 전원전압(VCC)의 변화에 상관없이 항상 일정한 전류(ICON)를 발생시키는 정전류 발생부(10)와, 스위치 제어신호(DETSW)에 의해 제어되어 상기 정전류 발생부(10)에서 발생한 일정한 전류(ICON)를 전송 또는 차단하는 스위치(20)와, 그 스위치(20)에 의해 전송된 정전류(ICON)를 제1 제어신호(CON1)에 의해 제어되어 전류 미러를 사용하여 분배하는 전류 분배부(30)와, 상기 스위치(20)의 개폐 시에 발생하는 스위칭 전류를 제2 제어신호(CON2)에 의해 제어되어 접지로 흘려보내는 스위칭 전류 제거부(60)와, 상기 전류 분배부(30)에 의해 분배된 전류에 의해 백 바이어스 전압(VBB) 레벨을 센싱하여 출력신호(DETA)를 출력하는 백 바이어스 전압 레벨 센싱부(40)와, 그 백 바이어스 전압 레벨 센싱부(40)의 출력신호(DETA)와 발진신호(OSC)가 입력되어 소정 주기로 스위치를 개폐하기 위한 스위치 제어신호(DETSW), 전류 분배부(30)를 제어하기 위한 제2 제어신호(CON2) 및 스위칭 전류 제거부(60)를 제어하기 위한 제1 제어신호(CON1)를 출력하는 스위치 제어부(50)를 포함하여 구성된다.3 is a circuit diagram illustrating a back bias voltage sensing circuit of the present invention. As shown in FIG. 3, the constant current generator 10 generates a constant current ICON regardless of a change in the power supply voltage VCC, and a switch control. The switch 20 which is controlled by the signal DETSW and transmits or cuts off the constant current ICON generated by the constant current generator 10, and the first current controlled by the constant current ICON transmitted by the switch 20. The current distribution unit 30 controlled by the signal CON1 and distributed using the current mirror and the switching current generated when the switch 20 is opened and closed are controlled by the second control signal CON2 to ground. A back bias voltage level sensing unit for sensing the back bias voltage VBB level by the switching current removing unit 60 and the current distributed by the current distribution unit 30 to output the output signal DETA. 40), with its back bias voltage level sensing The output signal DETA and the oscillation signal OSC of the unit 40 are input, the switch control signal DETSW for opening and closing the switch at a predetermined cycle, and the second control signal CON2 for controlling the current distributor 30. And a switch controller 50 for outputting a first control signal CON1 for controlling the switching current removing unit 60.
여기서, 상기 정전류 발생부(10)는 전원전압(VCC)과 접지전압(VSS) 사이에 직렬 연결되고, 게이트가 접지전압(VSS)에 연결된 제1 피모스 트랜지스터(PM101) 및 게이트와 드레인이 공통 연결된 제1 엔모스 트랜지스터(NM101)와, 전원전압(VCC)과 접지전압(VSS) 사이에 직렬 연결되고, 게이트와 드레인이 공통 연결된 제2 피모스 트랜지스터(PM102)와, 게이트가 상기 제1 엔모스 트랜지스터(NM101)의 게이트에 연결된 제2 엔모스 트랜지스터(NM102)와, 소오스에 전원전압(VCC)이 인가되고, 게이트가 상기 제2 피모스 트랜지스터(PM102)의 게이트에 연결되어 드레인으로 정전류(ICON)가 흐르는 제3 피모스 트랜지스터(PM103)를 포함하여 구성된다.Here, the constant current generator 10 is connected in series between the power supply voltage VCC and the ground voltage VSS, and the first PMOS transistor PM101 having a gate connected to the ground voltage VSS, and the gate and the drain are common. The first NMOS transistor NM101, a second PMOS transistor PM102 connected in series between a power supply voltage VCC and a ground voltage VSS, a gate and a drain are commonly connected, and a gate connected to the first NMOS transistor NM101. A power supply voltage VCC is applied to the second NMOS transistor NM102 connected to the gate of the MOS transistor NM101, a source is connected to the gate of the second PMOS transistor PM102, and a constant current (drain) is applied to the drain. And a third PMOS transistor PM103 through which ICON flows.
상기 스위치(20)는 게이트에 스위치 제어신호(DETSW)가 제1 인버터(INV101)에 의해 반전된 신호가 인가되고, 소오스에 상기 정전류 발생부(10)의 정전류(ICON)가 인가되고, 드레인이 제1 노드(N101)에 연결된 제4 피모스 트랜지스터(PM104)로 구성된다.The switch 20 is applied with a signal in which the switch control signal DETSW is inverted by the first inverter INV101 to a gate, a constant current ICON of the constant current generator 10 is applied to a source, and a drain is applied. The fourth PMOS transistor PM104 is connected to the first node N101.
또한, 상기 전류 분배부(30)는 상기 제1 노드(N101)와 접지전압(VSS) 사이에 직렬 연결되고, 게이트가 접지전압(VSS)에 연결된 제5, 제6 피모스 트랜지스터(PM105,PM106)와, 제1 노드(N101)와 센싱 노드(NS) 사이에 직렬 연결되고, 게이트에 제1 제어신호(CON1)가 인가되는 제7 피모스 트랜지스터(PM107) 및 게이트가 접지전압(VSS)에 연결된 제8 피모스 트랜지스터(PM108)와, 게이트가 접지전압(VSS)에 연결되고, 드레인이 센싱 노드(NS)에 연결되어 소오스에 인가되는 백 바이어스 전압(VBB)의 레벨을 센싱하는 제3 엔모스 트랜지스터(NM103)를 포함하여 구성된다.In addition, the current distributor 30 is connected in series between the first node N101 and the ground voltage VSS, and the fifth and sixth PMOS transistors PM105 and PM106 having a gate connected to the ground voltage VSS. ), A seventh PMOS transistor PM107 and a gate connected in series between the first node N101 and the sensing node NS and to which the first control signal CON1 is applied to the gate are connected to the ground voltage VSS. A third yen connected to the eighth PMOS transistor PM108 and a gate connected to the ground voltage VSS, and a drain connected to the sensing node NS to sense a level of the back bias voltage VBB applied to the source; It is comprised including the MOS transistor NM103.
상기 백 바이어스 전압 레벨 센싱부(40)는 상기 센싱 노드(NS)의 레벨을 순차 반전시키는 제2, 제3 인버터(INV102,INV103)와, 그 제3 인버터(INV103)의 출력이 제1 입력단자에, 스위치 제어신호(DETSW)가 제2 입력단자에 인가되는 제1낸드게이트(ND101)와, 그 낸드게이트(ND101)의 출력을 반전시켜 센싱신호(DETA)를 출력하는 제4 인버터(INV104)를 포함하여 구성된다.The back bias voltage level sensing unit 40 includes second and third inverters INV102 and INV103 for sequentially inverting the levels of the sensing node NS, and an output of the third inverter INV103 is a first input terminal. In response to the switch control signal DETSW applied to the second input terminal, the first NAND gate ND101 and the fourth inverter INV104 which inverts the output of the NAND gate ND101 and outputs the sensing signal DETA. It is configured to include.
상기 스위치 제어부(50)는 상기 센싱신호(DETA)와 발진신호(OSC)가 인가되는 노아게이트(NOR101)와, 그 노아게이트(NOR101)의 출력을 반전시켜 스위치 제어신호(DETSW)를 출력하는 제5 인버터(INV105)와, 그 제5 인버터(INV5)의 출력(DETSW)을 소정 시간 지연시키는 지연부(51)와, 그 지연부(51)의 출력을 반전시키는 제6 인버터(INV106)와, 그 제6 인버터(INV106)의 출력이 제1 입력단자에, 상기 제5 인버터(INV105)의 출력이 제2 입력단자에 인가되어 제1 제어신호(CON1)를 출력하는 제2 낸드게이트(ND102)와, 그 제2 낸드게이트(ND102)의 출력이 제1 입력단자에, 스위치 제어신호(DETSW)가 제2 입력단자에 인가되어 제2 제어신호(CON2)를 출력하는 제3 낸드게이트(ND103)를 포함하여 구성된다.The switch controller 50 is configured to output a switch control signal DETSW by inverting the output of the NOA gate NOR101 to which the sensing signal DETA and the oscillation signal OSC are applied and the NOA gate NOR101. A fifth inverter INV105, a delay unit 51 for delaying the output DETSW of the fifth inverter INV5 for a predetermined time, a sixth inverter INV106 for inverting the output of the delay unit 51, The second NAND gate ND102 for outputting the sixth inverter INV106 to the first input terminal and the output of the fifth inverter INV105 to the second input terminal to output the first control signal CON1. And a third NAND gate ND103 for outputting the second NAND gate ND102 to the first input terminal and a switch control signal DETSW to the second input terminal to output the second control signal CON2. It is configured to include.
또한, 상기 스위칭 전류 제거부(60)는 제1 노드(N101)와 접지전압(VSS) 사이에 직렬 연결되고, 게이트에 제1 제어신호(CON1)가 인가되는 제9 피모스 트랜지스터(PM109) 및 게이트가 접지전압(VSS)에 연결된 제10 피모스 트랜지스터(PM110)를 포함하여 구성된다.In addition, the switching current removing unit 60 is connected in series between the first node N101 and the ground voltage VSS, and the ninth PMOS transistor PM109 to which the first control signal CON1 is applied to the gate; The gate includes the tenth PMOS transistor PM110 connected to the ground voltage VSS.
이와 같이 구성된 본 발명 백 바이어스 전압 레벨 센싱부의 동작을 설명하면 다음과 같다.Referring to the operation of the back bias voltage level sensing unit configured as described above is as follows.
먼저, 제1 피모스 트랜지스터(PM101) 및 제1 엔모스 트랜지스터(NM101)로 구성된 일반적인 정전압 발생회로에 의해 제1 엔모스 트랜지스터(NM101)의 게이트 전압이 전원전압(VCC)의 변화에 관계없이 항상 일정하게 유지된다.First, the gate voltage of the first NMOS transistor NM101 is always determined regardless of the change in the power supply voltage VCC by a general constant voltage generator circuit including the first PMOS transistor PM101 and the first NMOS transistor NM101. Stays constant.
또한, 제2 피모스 트랜지스터(PM102) 및 제2 엔모스 트랜지스터(NM102)로 구성된 정전류 발생회로는 제1, 제2 엔모스 트랜지스터(NM101,NM102)의 게이트가 공통 연결되어 전압이 같기 때문에, 제2 엔모스 트랜지스터(NM102)의 게이트와 소오스 사이의 전압차(VGS)가 항상 일정하게 유지된다. 따라서, 전원전압(VCC)의 변화에 관계없이 항상 일정한 전류를 발생시키며, 제2 피모스 트랜지스터(PM102)의 게이트와 소오스 사이의 전압차(VGS)도 항상 일정하게 유지되므로 제2 피모스 트랜지스터(PM102)의 게이트 전압과 전원전압(VCC) 사이의 전압차가 항상 일정하게 유지되어 제3 피모스 트랜지스터(PM103)를 통해 정전류(ICON)가 발생된다.In addition, since the gates of the first and second NMOS transistors NM101 and NM102 are commonly connected to each other, the constant current generator including the second PMOS transistor PM102 and the second NMOS transistor NM102 has the same voltage. The voltage difference VGS between the gate and the source of the two NMOS transistor NM102 is always kept constant. Accordingly, the constant current is always generated regardless of the change in the power supply voltage VCC, and the voltage difference VGS between the gate and the source of the second PMOS transistor PM102 is also kept constant so that the second PMOS transistor ( The voltage difference between the gate voltage of the PM102 and the power supply voltage VCC is always kept constant so that a constant current ICON is generated through the third PMOS transistor PM103.
여기서, 상기 정전류 발생부(10)의 정전류(ICON)는 스위치 제어신호(DETSW)에 의해 제어되는 스위치(20)에 의해 소정 주기에 따라 전송 또는 차단된다. 이때, 액티브 동작 모드에서는 도 4(a)에 도시된 바와 같이, 발진신호(OSC)가 하이레벨로 유지하여 도 4(b)에 도시된 바와 같이, 스위치 제어신호(DETSW)를 하이레벨로 고정시킴으로 스위치(20)를 항상 턴 온 시켜, 백 바이어스 전압 레벨의 변화에 빨리 대응할 수 있도록 하였다. 또한, 다른 동작 모드에서는 일정 주기를 갖는 발진신호에 의해 스위치(20)를 제어하여 백 바이어스 전압 레벨을 센싱하도록 하여 소모 전류를 줄일 수 있다.Here, the constant current ICON of the constant current generator 10 is transmitted or interrupted at a predetermined cycle by the switch 20 controlled by the switch control signal DETSW. At this time, in the active mode, as shown in FIG. 4 (a), the oscillation signal OSC is maintained at a high level, and as shown in FIG. 4 (b), the switch control signal DETSW is fixed at a high level. In this way, the switch 20 is always turned on so that the switch 20 can respond quickly to changes in the back bias voltage level. In another operation mode, the switch 20 may be controlled by an oscillation signal having a predetermined period to sense the back bias voltage level, thereby reducing current consumption.
초기 상태에서 백 바이어스 전압 레벨은 기준 레벨(VREF)보다 낮기 때문에 센싱신호(DETA)는 로우레벨에 있게 된다.In the initial state, since the back bias voltage level is lower than the reference level VREF, the sensing signal DETA is at the low level.
한편, 스탠바이 모드 또는 셀프 리프레시 모드일 때에는, 소정 주기를 갖는 발진신호(OSC)에 의해 센싱신호(DETA)가 로우레벨에서 하이레벨로 천이하면, 스위치 제어부(50)의 지연부(51)의 지연율(TD1) 만큼의 펄스폭을 갖는 네거티브 펄스 신호(negative pulse signal)인 제1 제어신호(CON1)를 발생한다. 따라서, 스위치(20)를 구성하는 제4 피모스 트랜지스터(PM104)가 턴 온 되었을 때 발생하는 스위칭 전류를 스위칭 전류 제거부(60)의 제9, 제10 피모스 트랜지스터(PM109,PM110) 및 전류 분배부(30)의 제5, 제6 피모스 트랜지스터(PM105,PM106)에 의해 접지로 흐르게 하여 제거한다.On the other hand, in the standby mode or the self refresh mode, when the sensing signal DETA transitions from the low level to the high level by the oscillation signal OSC having a predetermined period, the delay rate of the delay unit 51 of the switch controller 50 is changed. The first control signal CON1, which is a negative pulse signal having a pulse width equal to (TD1), is generated. Accordingly, the switching currents generated when the fourth PMOS transistor PM104 constituting the switch 20 is turned on include the ninth and tenth PMOS transistors PM109 and PM110 and the current of the switching current removing unit 60. The fifth and sixth PMOS transistors PM105 and PM106 of the distribution unit 30 are removed to flow to ground.
이어서, 제1 제어신호(CON1)가 하이레벨로 천이하여 스위칭 전류 제거부(60)의 제9 피모스 트랜지스터(PM109)가 턴 오프 되면, 제2 제어신호(CON2)가 로우레벨로 천이하여 전류 분배부(30)의 제7 피모스 트랜지스터(PM107)를 턴 온 시켜, 제5, 제6 피모스 트랜지스터(PM105,PM106) 및 제7, 제8 피모스 트랜지스터(PM107,PM108)로 구성된 전류 미러에 의해 정전류(ICON)가 분배되어 백 바이어스 전압 레벨을 센싱하게 된다.Subsequently, when the ninth PMOS transistor PM109 of the switching current removing unit 60 is turned off because the first control signal CON1 transitions to the high level, the second control signal CON2 transitions to the low level and the current The seventh PMOS transistor PM107 of the distribution unit 30 is turned on so that the current mirror includes the fifth and sixth PMOS transistors PM105 and PM106 and the seventh and eighth PMOS transistors PM107 and PM108. The constant current (ICON) is distributed to sense the back bias voltage level.
반대로, 스위치 제어신호(DETSW)가 로우레벨로 천이하면, 제7, 제9 피모스 트랜지스터(PM107,PM109)가 턴 오프 되어, 제5, 제6 피모스 트랜지스터(PM105,PM106)를 통해 스위칭 전류를 접지로 흐르게 하여 제거한다.On the contrary, when the switch control signal DETSW transitions to the low level, the seventh and ninth PMOS transistors PM107 and PM109 are turned off to switch the switching current through the fifth and sixth PMOS transistors PM105 and PM106. Remove by flowing to ground.
한편, 백 바이어스 전압 레벨을 센싱하는 동작 모드에서는, 상기 스위치(20)에 의해 전송된 정전류(ICON)가 전류 분배부(30)에 의해 제1 분배 전류(ID1)와 제2 분배 전류(ID2)로 분배된다. 여기서, 그 분배 비율은 제5, 제6 피모스 트랜지스터(PM105,PM106)와 제7, 제8 피모스 트랜지스터(PM7,PM8)의 채널의 길이와 넓이에 의해 결정된다.On the other hand, in the operation mode for sensing the back bias voltage level, the constant current ICON transmitted by the switch 20 is transmitted by the current distributor 30 to the first and second distribution currents ID1 and ID2. To be distributed. Here, the distribution ratio is determined by the length and width of the channels of the fifth and sixth PMOS transistors PM105 and PM106 and the seventh and eighth PMOS transistors PM7 and PM8.
센싱하고자 하는 백 바이어스 전압(VBB)의 기준 레벨(VREF)은 제3 엔모스 트랜지스터(NM103)를 통해 정전류(ICON)가 분배된 제2 분배 전류(ID2)가 흐를 때의 제3 엔모스 트랜지스터(NM3)의 게이트와 소오스 사이의 전압차(VGS)에 의해 결정되며, 이때의 센싱 노드(NS)의 전압 레벨은 제2 인버터(INV102)의 로직 문턱전압(VTH)에 의해 설정된다.The reference level VREF of the back bias voltage VBB to be sensed is the third NMOS transistor when the second distribution current ID2 in which the constant current ICON is distributed through the third NMOS transistor NM103 flows. The voltage difference VGS between the gate and the source of NM3 is determined, and the voltage level of the sensing node NS is set by the logic threshold voltage VTH of the second inverter INV102.
스위치(20)가 턴 온 되었을 때, 인가되는 백 바이어스 전압(VBB)의 레벨이 상기 기준 레벨(VREF)보다 높으면, 센싱 노드(NS)의 레벨이 제2 인버터(INV2)의 문턱전압(VTH)보다 높아지게 되어 제2 인버터(INV102)의 출력이 로우 레벨이 되고, 센싱 신호(DETA)는 하이레벨로 천이하게 되므로 발진신호(OSC)와 관계없이 스위치 제어신호(DETSW)가 하이레벨이 되어 스위치(20)를 계속 턴 온 시킨다. 이때, 백 바이어스 전압 펌핑 회로(미도시)가 구동되어 백바이어스 전압 레벨을 점차 낮아지게 한다.When the switch 20 is turned on, if the level of the applied back bias voltage VBB is higher than the reference level VREF, the level of the sensing node NS is the threshold voltage VTH of the second inverter INV2. Since the output of the second inverter INV102 becomes low and the sensing signal DETA transitions to a high level, the switch control signal DETSW becomes high level regardless of the oscillation signal OSC. Continue to turn on 20). At this time, the back bias voltage pumping circuit (not shown) is driven to gradually lower the back bias voltage level.
반대로, 인가되는 백 바이어스 전압(VBB)의 레벨이 기준 레벨(VREF)보다 낮아지게 되면, 센싱 노드(NS)의 레벨이 제2 인버터(INV2)의 문턱전압(VTH)보다 낮아지게 되어 센싱신호(DETA)가 로우 레벨이 되어 백 바이어스 전압 펌핑 회로(미도시)의 펌핑 동작을 정지시키고, 스위치 제어신호(DETSW)가 로우 레벨이 되어 스위치(2)를 턴 오프 시킨다. 여기서, 발진신호(OSC)에 의해 스위치(2)의 개폐 여부가 결정되며, 발진신호(OSC)가 로우레벨이 되어 스위치 제어신호(DETSW)가 로우레벨이 되면, 스위치(20)가 턴 오프 되어 정전류(ICON)가 차단되고, 센싱 노드(NS)의 레벨은 백 바이어스 전압(VBB)의 레벨과 동일하게 된다.On the contrary, when the level of the applied back bias voltage VBB is lower than the reference level VREF, the level of the sensing node NS is lower than the threshold voltage VTH of the second inverter INV2, so that the sensing signal ( The DETA goes low to stop the pumping operation of the back bias voltage pumping circuit (not shown), and the switch control signal DETSW goes low to turn off the switch 2. Here, it is determined whether the switch 2 is opened or closed by the oscillation signal OSC. When the oscillation signal OSC becomes low level and the switch control signal DETSW becomes low level, the switch 20 is turned off. The constant current ICON is cut off and the level of the sensing node NS is equal to the level of the back bias voltage VBB.
한편, 스위치 제어신호(DETSW)가 하이레벨로 천이하여 스위치(20)가 턴 온 되었을 때, 백 바이어스 전압(VBB)의 레벨이 기준 레벨(VREF)보다 낮으면, 센싱 노드(NS)의 레벨이 제2 인버터(INV102)의 문턱전압(VTH)보다 낮아지므로 제2 인버터(INV102)의 출력이 하이레벨이 되고 센싱 신호(DETA)는 로우레벨이 되어 백 바이어스 전압 펌핑회로(미도시)는 펌핑 동작을 수행하지 않는다.On the other hand, when the switch control signal DETSW transitions to the high level and the switch 20 is turned on, if the level of the back bias voltage VBB is lower than the reference level VREF, the level of the sensing node NS is increased. Since the threshold voltage VTH of the second inverter INV102 is lowered, the output of the second inverter INV102 becomes a high level and the sensing signal DETA becomes a low level, so that the back bias voltage pumping circuit (not shown) is pumped. Do not do it.
이와 같이, 본 발명 백 바이어스 전압 레벨 센싱회로는 스위치(20)를 구성하는 제4 피모스 트랜지스터(PM104)의 턴 온 또는 턴 오프 될 때 발생하는 스위칭 전류가 접지로 흐르게 하는 경로를 생성하여 백 바이어스 전압 레벨 센싱부에 영향을 미치지 않도록 하여 반도체 메모리 소자의 동작 지연을 방지할 수 있고, 백 바이어스 전압 펌핑 회로의 오동작을 방지하여 소모되는 전류를 줄일 수 있는 효과가 있다.As described above, the back bias voltage level sensing circuit of the present invention generates a path through which a switching current generated when the fourth PMOS transistor PM104 constituting the switch 20 is turned on or turned off flows to ground. By not affecting the voltage level sensing unit, an operation delay of the semiconductor memory device may be prevented, and a malfunction of the back bias voltage pumping circuit may be prevented to reduce current consumption.
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