KR100307201B1 - System for test semiconductor component - Google Patents
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Abstract
본 발명은 반도체 소자 테스트 시스템에 관한 것으로, 반도체 소자와 컨트롤러 사이의 거리를 최단거리로 하여 신호 처리의 지연, 왜곡 현상을 예방할 수 있도록 하려는 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device test system, and is intended to prevent delays and distortions in signal processing by using the shortest distance between a semiconductor device and a controller.
본 발명 반도체 소자 테스트 시스템은, 메인보드의 표면에는 한쌍의 접속패드를 일조로 하는 접속부가 연이어 형성되며, 메인보드의 접속부에는 소켓이 실장되는데, 이 소켓은 인접하는 서로 다른 접속패드를 공유하면서 접속되고, 반도체 소자는 인접하는 서로 다른 소켓을 공유하면서 탑재된다.In the semiconductor device test system of the present invention, a connecting portion of a pair of connection pads is formed successively on the surface of the main board, and sockets are mounted on the connection portions of the main board, and the sockets are connected while sharing different adjacent connection pads. The semiconductor elements are mounted while sharing adjacent different sockets.
따라서, 인접하는 서로 다른 접속 패드를 쇼트가 발생되지 않는 한도내에서 최단거리로 근접시킬 수 있게 되어 반도체 소자와 컨트롤러 사이의 거리가 단축되어 신호 처리의 지연, 왜곡 현상이 방지되므로 테스트의 신뢰성, 정확성을 높일 수 있게 된다.Therefore, different adjacent connection pads can be brought close to each other within the shortest distance without short-circuit, and the distance between the semiconductor device and the controller is shortened to prevent delays and distortions in signal processing. To increase.
Description
본 발명은 반도체 소자 테스트 시스템에 관한 것으로, 더욱 상세하게는 제한된 공간을 효율적으로 사용하며, 신호 처리의 지연 현상을 방지할 수 있도록 한 반도체 소자 테스트 시스템에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device test system, and more particularly, to a semiconductor device test system capable of efficiently using a limited space and preventing a delay of signal processing.
일반적으로, 개발된 반도체 소자는 개발단계 및 양산단계에서 테스트를 시행하게 되며, 이러한 테스트를 거치면서 양, 불량 판정을 받게 된다.In general, the developed semiconductor device is subjected to a test in the development stage and mass production stage, and is subjected to such a test to be judged as good or bad.
최근들어, 반도체 소자 생산업체에서는 반도체 소자를 실제 사용하는 컴퓨터의 주기판 자체를 이용한 테스트 방법을 선호하는 경향이 있는데, 이와 같이 컴퓨터의 주기판을 이용한 방법은 주기판의 이면에 모듈이나 반도체 단위 소자를 착탈 가능하게 설치할 수 있도록 소켓을 부착한 후, 이 소켓에 테스트할 소자 모듈이나 단위 소자를 삽입하고 PC를 가동시킴으로써 반도체 소자가 정상적인 것인지 불량품인지를 판단할 수 있게 하는 것이다.Recently, semiconductor device manufacturers tend to prefer a test method using a main board of a computer that actually uses a semiconductor device. Thus, a method using a main board of a computer can detach a module or a semiconductor unit device from the back of the main board. After attaching the socket so that it can be installed easily, the device module or unit device to be tested is inserted into the socket and the PC is operated to determine whether the semiconductor device is normal or defective.
그리고, 테스트 조건과 반도체 소자가 실제로 탑재되어 사용되는 실제 환경은 차이가 있기 때문에 테스트 결과의 신뢰성 확보를 위해 다각도로 실제 환경을 조성하는 것이 바람직하다.In addition, since the test conditions and the actual environment in which the semiconductor device is actually mounted and used are different, it is desirable to create a real environment at various angles to ensure the reliability of the test results.
이하, 종래 기술에 따른 반도체 소자 테스트 시스템을 설명한다.Hereinafter, a semiconductor device test system according to the prior art will be described.
도 1은 종래 반도체 소자 테스트 시스템에 적용된 소켓의 탑재 구조를 보인 정면도로, 메인 보드(1)의 표면에는 일정 간격을 두고 이격되는 한쌍의 접속 패드(2a)(2b)(3a)(3b)(4a)(4b)(5a)(5b)를 일조로 하는 접속부(2)(3)(4)(5)가 연이어 형성되며, 이 접속부(2)(3)(4)(5)에는 소켓(6)(7)(8)(9)이 탑재되고, 소켓(6)(7)(8)(9)의 저면 양측부에는 한쌍의 접속 단자(6a)(7a)(8a)(9a)가 형성된다.FIG. 1 is a front view showing a mounting structure of a socket applied to a conventional semiconductor device test system, and a pair of connection pads 2a, 2b, 3a, and 3b spaced apart at regular intervals on the surface of the main board 1 ( 4a, 4b, 5a, and 5b, the connecting portions 2, 3, 4, and 5 are formed in succession, and the connecting portions 2, 3, 4, and 5 have a socket ( 6) (7) (8) (9) are mounted, and a pair of connection terminals (6a) (7a) (8a) (9a) are provided at both sides of the bottom of the socket (6) (7) (8) (9). Is formed.
그러나, 이와 같이 구성되는 종래 반도체 소자 테스트 시스템에 따르면 다음과 같은 문제점이 있다.However, the conventional semiconductor device test system configured as described above has the following problems.
소켓(6)(7)(8)(9)의 양측부가 접속 단자(6a)(7a)(8a)(9a)로부터 돌출되어 메인 보드(1)에 소켓(6)(7)(8)(9)를 실장할 때에는 그 만큼의 거리가 확보되어야 하며, 따라서, 메인 보드(1)에서 인접하는 접속 패드(2b,3a)(3b,4a)(4b,5a)간의 거리를 축소하는데 한계가 있기 때문에 반도체 소자(100)와 컨트롤러간의 거리가 멀어지게 되어 신호 처리가 지연되는 문제점이 있다.Both sides of the sockets (6) (7) (8) (9) protrude from the connecting terminals (6a) (7a) (8a) (9a) to the main board (1) (6) (7) (8) ( When mounting 9, the distance must be secured, and therefore, there is a limit in reducing the distance between adjacent connection pads 2b, 3a, 3b, 4a, 4b, 5a in the main board 1. As a result, the distance between the semiconductor device 100 and the controller is increased, thereby delaying signal processing.
본 발명은 전술한 바와 같은 문제점을 해소하기 위해 창출된 것으로, 테스트 반도체 소자와 컨트롤러 사이의 거리를 최대한 축소시켜 빠른 시간내에 신호 처리가 이루어질 수 있도록 한 반도체 소자 테스트 시스템을 제공하려는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor device test system capable of shortening the distance between the test semiconductor device and the controller to enable signal processing in a short time.
이와 같이 구성된 본 발명 반도체 소자 테스트 시스템은, 표면에 한쌍의 접속 패드를 한조로 하는 접속부가 구비된 메인보드와; 상기 메인보드에 실장되는 복수개의 소켓을 정렬시키기 위한 정렬부재와; 트레이를 매개로 하여 이송되는 복수개의 반도체 소자와; 상기 반도체 소자와 소켓이 접속되도록 상기 트레이를 이송시키는 이송수단을 포함하며; 상기 소켓은 상기 접속 패드중 인접하는 서로 다른 조의 접속 패드를 공유하면서 접속되고; 상기 반도체 소자는 상기 소켓중 인접하는 서로 다른 소켓을 공유하면서 접속되어 상기 한조의 접속부와 접속되는 것을 특징으로 한다.The semiconductor device test system of the present invention configured as described above comprises: a main board having a connection portion having a pair of connection pads on a surface thereof; An alignment member for aligning a plurality of sockets mounted on the main board; A plurality of semiconductor elements conveyed via a tray; Transfer means for transferring the tray such that the semiconductor element and the socket are connected to each other; The sockets are connected while sharing different sets of adjacent connection pads of the connection pads; The semiconductor device is connected while sharing different sockets adjacent to each other of the sockets, and is connected to the set of connection portions.
이와 같이 구성된 본 발명에 따르면, 소켓이 인접하는 서로 다른 접속 패드를 공유하면서 접속되어 이 접속 패드를 쇼트가 발생되지 않는 한도내에서 최대한 근접시킬 수 있게 되어 반도체 소자와 컨트롤러 사이의 거리가 단축되어 신호 처리의 지연, 왜곡현상이 방지된다.According to the present invention configured as described above, the sockets are connected while sharing different connection pads adjacent to each other, so that the connection pads can be brought as close as possible to the extent that no short occurs. Processing delays and distortions are prevented.
도 1은 종래 기술에 따른 반도체 소자 테스트에 적용된 소켓의 실장 구조를 보인 정면도.1 is a front view showing a mounting structure of a socket applied to a semiconductor device test according to the prior art.
도 2는 본 발명에 의한 반도체 소자 테스트 시스템의 분리 상태를 보인 정면도.Figure 2 is a front view showing a separated state of the semiconductor device test system according to the present invention.
도 3은 본 발명에 따른 반도체 소자 테스트 시스템의 작용 상태를 보인 정면도.3 is a front view showing an operating state of the semiconductor device test system according to the present invention.
도 4는 본 발명에 의한 반도체 소자 테스트 시스템에 적용된 소켓의 사시도.4 is a perspective view of a socket applied to a semiconductor device test system according to the present invention.
도 5는 본 발명에 따른 반도체 소자 테스트 시스템에 적용된 포고핀의 설치 상태를 보인 소켓의 확대 단면도.Figure 5 is an enlarged cross-sectional view of the socket showing the installation state of the pogo pin applied to the semiconductor device test system according to the present invention.
<도면의 주요 부분에 사용된 부호 설명><Description of the symbols used in the main parts of the drawing>
1 : 메인보드 2,3,4,5 : 접속부1: Main board 2,3,4,5: Connection part
10,20,30,40,50 : 소켓 11,21,31,41,51 : 포고핀10,20,30,40,50: Socket 11,21,31,41,51: Pogo pin
100 : 반도체 소자 200 : 소켓 정렬바100 semiconductor element 200 socket alignment bar
300 : 에어 실린더 400 : 컨택터300: air cylinder 400: contactor
이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면에 의거하여 설명한다.BEST MODE Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도 2는 본 발명에 따른 반도체 소자 테스트 시스템의 분리 상태를 보인 정면도이며, 도 3은 본 발명에 따른 반도체 소자 테스트 시스템의 작용 상태를 도시한 정면도이고, 도 4는 본 발명에 의한 실시예에 적용된 소켓의 사시도이며, 도 5는 본 발명에 따른 실시예에 적용된 포고핀의 설치 상태를 도시한 확대 단면도이다.Figure 2 is a front view showing a separated state of the semiconductor device test system according to the present invention, Figure 3 is a front view showing an operating state of the semiconductor device test system according to the present invention, Figure 4 is applied to an embodiment according to the present invention Figure 5 is a perspective view of the socket, Figure 5 is an enlarged cross-sectional view showing the installation state of the pogo pin applied to the embodiment according to the present invention.
이에 도시된 바와 같이, 메인 보드(1)의 표면에는 소켓(10)(20)(30)(40)(50)과 전기적으로 접속되는 접속부(2)(3)(4)(5)가 배열되며, 이 접속부(2)(3)(4)(5)는 한쌍의 접속 패드(2a)(2b)(3a)(3b)(4a)(4b)(5a)(5b)를 1조로 하여 연속적으로 배열된다.As shown in the drawing, on the surface of the main board 1, connection portions 2, 3, 4 and 5 which are electrically connected to the sockets 10, 20, 30, 40 and 50 are arranged. The connecting portions 2, 3, 4, and 5 are continuously connected to a pair of connecting pads 2a, 2b, 3a, 3b, 4a, 4b, 5a, and 5b. Is arranged.
그리고, 메인보드(1)에는 접속부(2)(3)(4)(5)와 접속되도록소켓(10)(20)(30)(40)(50)이 실장되며, 소켓(10)(20)(30)(40)(50)은 두가지 종류를 사용하게 된다. 제 1소켓(10)(50)의 저면 중앙부에는 포고핀(11)(51)이 1 열로 배열되며, 제 2소켓(20)(30)(40)(도면에는 3개로만 도시되어 있으나 그 수량은 변경 가능함)의 저면 중앙부에는 접속 패드(2b)(3a)(3b)(4a)(4b)(5a)와 접속되는 포고핀(21)(22)(31)(32)(41)(42)이 2 열로 배열된다.In addition, the main board 1 is mounted with sockets 10, 20, 30, 40 and 50 so as to be connected to the connection parts 2, 3, 4 and 5, and the sockets 10 and 20 are mounted. The 30, 40, and 50 are two types. Pogo pins 11, 51 are arranged in one row at the center of the bottom surface of the first sockets 10, 50, and the second sockets 20, 30, 40 (only three are shown in the drawing, but the quantity Is changeable) and the pogo pins 21, 22, 31, 32, 41 and 42 are connected to the connection pads 2b, 3a, 3b, 4a, 4b and 5a. ) Are arranged in two columns.
이때, 1 열의 포고핀(11)(51)이 갖추어진 제 1소켓(10)(50)은 메인 보드(1)의 양측 단부에 각각 실장되며, 2 열의 포고핀(21)(22)(31)(32)(41)(42)이 구비된 제 2소켓(20)(30)(40)은 제 1소켓(10)(50)의 사이에 실장되면서 서로 다른 접속 패드를 공유하면서 접속된다.At this time, the first sockets 10 and 50 having the pogo pins 11 and 51 in one row are mounted at both ends of the main board 1, respectively, and the pogo pins 21 and 22 and 31 in two rows. The second sockets 20 and 30 and 40 provided with the 32, 41, and 42 are mounted between the first sockets 10 and 50 and are connected while sharing different connection pads.
또한, 도 4에서 보이는 바와 같이, 제 1소켓(10)의 상면에는 반도체 소자(100)의 일측 리드선(110)이 안착되는 안착홈(12)이 형성되며, 제 2소켓(20)(나머지 제 2소켓은 동일하게 구성되어 하나만을 예로 들어 설명함)의 상면 양측부에는 반도체 소자(100)의 타측 리드선(120) 및 연이어 탑재되는 반도체 소자(100a)의 일측 리드선(110a)이 안착되는 안착홈(23)(24)이 형성되며, 이 안착홈(12)(23)(24)에 포고핀(11)(21)(22)이 관통되어 상하단부가 탄력적으로 움직이면서 테스트 반도체 소자(100)(100a)와 메인 보드(1)의 접속부(2)(3)에 접속된다.In addition, as shown in FIG. 4, a seating groove 12 in which one side lead wire 110 of the semiconductor device 100 is seated is formed on an upper surface of the first socket 10, and the second socket 20 (the remaining agent) is formed. The two sockets are configured in the same manner, and only one of them will be described as an example.) A mounting groove in which the other lead wire 120 of the semiconductor device 100 and the one lead wire 110a of the semiconductor device 100a that is mounted in series is seated. (23) and (24) are formed, and the pogo pins (11) (21) and (22) penetrate through the mounting grooves (12) (23) and (24) so that the upper and lower ends of the test semiconductor device (100) (100a) move elastically. ) And the connection part 2 (3) of the main board 1.
복수개의 소켓(10)(20)(30)(40)(50)은 소켓 정렬바(200)에 의해 패키지화되어 이동되며, 한편, 테스트 대상 반도체 소자(100)는 테스트 트레이(T)에 안착되어 좌우로 이송된다.The plurality of sockets 10, 20, 30, 40, 50 are packaged and moved by the socket alignment bar 200, while the test target semiconductor device 100 is seated on the test tray T. It is transferred from side to side.
테스트 트레이(T)는 승강수단에 의해 하강하여 반도체 소자(100)가 소켓(10)(20)(30)(40)(50)에 실장되며, 승강수단은 에어 실린더(300)와, 에어 실린더(300)의 피스톤(310)에 연결되어 승강하면서 테스트 트레이(T)를 승강시켜 반도체 소자(100)를 소켓(10)(20)(30)(40)(50)에 실장되도로 하는 컨택터(400)로 이루어진다.The test tray T is lowered by the lifting means so that the semiconductor element 100 is mounted on the sockets 10, 20, 30, 40, 50, and the lifting means is an air cylinder 300 and an air cylinder. A contactor connected to the piston 310 of the 300 to lift and lower the test tray T to mount the semiconductor device 100 in the sockets 10, 20, 30, 40, 50. It consists of 400.
그리고, 메인 보드(1)의 테두리부에는 테스트 트레이(T), 컨택터(400)의 위치를 정렬시키기 위한 정렬핀(1a)이 구비된다In addition, an alignment pin 1a for aligning the positions of the test tray T and the contactor 400 is provided at the edge portion of the main board 1.
이와 같이 구성된 본 발명에 따른 반도체 소자 테스트 시스템의 작용 상태를 설명하면 다음과 같다.Referring to the operation state of the semiconductor device test system according to the present invention configured as described above are as follows.
소켓(10)(20)(30)(40)(50)이 탑재된 소켓 정렬바(200)를 메인보드(1)의 상측에 위치시켜 소켓(10)(20)(30)(40)(50)의 포고핀(11)(21)(22)(31)(32)(41)(42)(51)과 접속 패드(2a)(2b)(3a)(3b)(4a)(4b)(5a)(5b)를 접속시킨다.The socket alignment bar 200 on which the sockets 10, 20, 30, 40 and 50 are mounted is placed on the upper side of the motherboard 1 so that the sockets 10, 20, 30 and 40 ( Pogo pins 11, 21, 22, 31, 32, 41, 42, 51 and connection pads 2a, 2b, 3a, 3b, 4a and 4b of 50 (5a) and 5b are connected.
이때, 제 1소켓(10)(50)은 포고핀(11)(51)을 매개로 하여 양측 단부의 접속 패드(2a)(5b)에 접속되며, 제2소켓(20)(30)(40)의 포고핀(21)(22)(31)(32)(41)(42)은 접속 패드(2b)(3a)(3b)(4a)(4b)(5a)와 접속되어 결과적으로, 제 2소켓(20)(30)(40)은 인접하는 서로 다른 접속 패드를 공유하면서 접속된다.At this time, the first sockets 10 and 50 are connected to the connection pads 2a and 5b at both ends through the pogo pins 11 and 51, and the second sockets 20 and 30 and 40. Pogo pins 21, 22, 31, 32, 41, and 42 are connected to the connection pads 2b, 3a, 3b, 4a, 4b, and 5a. The two sockets 20, 30 and 40 are connected while sharing different adjacent connection pads.
이어서, 테스트 대상 반도체 소자(100)가 탑재된 테스트 트레이(T)를 소켓(10)(20)(30)(40)(50)의 상측으로 이동시킨 후, 컨트롤러를 조작하게 되면, 에어 실린더(300)의 피스톤(310)이 인출되어 컨택터(400)가 하강하게 된다.Subsequently, after the test tray T on which the test target semiconductor device 100 is mounted is moved to the upper side of the sockets 10, 20, 30, 40, 50, and then the controller is operated, an air cylinder ( The piston 310 of 300 is drawn out so that the contactor 400 descends.
컨택터(400)가 하강하면서 테스트 트레이(T)를 하강시켜 반도체 소자(100)를 소켓(10)(20)(30)(40)(50)에 실장시키게 된다.As the contactor 400 descends, the test tray T is lowered to mount the semiconductor device 100 in the sockets 10, 20, 30, 40 and 50.
도 4에서 보이는 바와 같이, 첫 번째 반도체 소자(100)의 양측 리드선(110)(120)은 소켓(10)(20)의 안착홈(12)(23)에 안착되어 포고핀(11)(21)과 접속되며, 두 번째 반도체 소자(100a)의 양측 리드선(110a)(120a)은 그 다음 소켓(20)(30)에 각각 접속된다. 여기서, 반도체 소자(100)(100a)는 인접하는 서로 다른 소켓(10)(20)(30)을 공유하게 되어 결과적으로 한쌍의 접속 패드와 접속된다.As shown in FIG. 4, both lead wires 110 and 120 of the first semiconductor device 100 are seated in the mounting grooves 12 and 23 of the sockets 10 and 20 so that the pogo pins 11 and 21 may be disposed. ), And both lead wires 110a and 120a of the second semiconductor element 100a are then connected to the sockets 20 and 30, respectively. Here, the semiconductor devices 100 and 100a share different sockets 10 and 20 and 30 that are adjacent to each other, and as a result, are connected to a pair of connection pads.
이를 좀더 구체적으로 설명하면, 반도체 소자(100)의 일측 리드선(110)은 제 1소켓(10)의 포고핀(11)을 통해 접속 패드(2a)와 접속되며, 타측 리드선(120)은 제 2소켓(20)의 포고핀(21)을 통해 접속 패드(2b)에 접속되어 반도체 소자(100)는 1조의 접속부(2)와 일대일 대응으로 전기 신호를 송수신하게 된다.In more detail, one lead wire 110 of the semiconductor device 100 is connected to the connection pad 2a through the pogo pin 11 of the first socket 10, and the other lead wire 120 is connected to the second lead wire 110. The semiconductor device 100 transmits and receives an electrical signal in a one-to-one correspondence with a set of the connection portions 2 through the pogo pins 21 of the sockets 20.
따라서, 종래에는 소켓이 한쌍의 접속 패드와 일대일 대응으로 접속되어 소켓의 실장시 인접한 소켓과의 간섭을 막기 위하여 서로 인접한 접속 패드 사이의 간격을 줄이는데 한계가 있지만, 본 발명에 따르면, 소켓이 인접하는 서로 다른 접속 패드에 공유되어 이 접속 패드를 최대한 근접시킬 수 있게 되어 결과적으로 반도체 소자와 컨트롤러 사이의 거리가 단축된다.Therefore, although the socket is conventionally connected to a pair of connection pads in a one-to-one correspondence, there is a limit in reducing the distance between adjacent connection pads in order to prevent interference with adjacent sockets when the socket is mounted. Sharing between different connection pads allows the connection pads to be as close as possible, resulting in a shorter distance between the semiconductor device and the controller.
이상에서 살펴본 바와 같이, 본 발명 반도체 소자 테스트 시스템에 의하면,반도체 소자와 컨트롤러 사이의 거리가 짧아져 신호 처리 시간이 지연되지 않으므로 신호 왜곡 현상이 없어지며, 테스트 결과의 신뢰성을 높일 수 있게 된다.As described above, according to the semiconductor device test system of the present invention, since the distance between the semiconductor device and the controller is shortened and signal processing time is not delayed, signal distortion is eliminated and reliability of the test result can be improved.
그리고, 반도체 소자간의 간격이 좁아져 제한된 메인보드의 공간을 효율적으로 활용할 수 있으며, 메인보드의 사이즈가 축소되므로 시스템의 소형화, 경량화를 기대할 수 있는 등의 현저한 효과가 있다.In addition, the space between the semiconductor devices is narrowed, so that the limited space of the main board can be effectively used, and the size of the main board is reduced, so that the system can be miniaturized and reduced in weight.
지금까지 본 발명의 실시예에 대하여 설명하였으나 본 발명은 이에 한정되는 것이 아니며, 명세서에 기재되고 청구된 원리의 진정한 정신 및 범위 안에서 수정 및 변경할 수 있는 여러가지 실시형태는 본 발명의 보호 범위에 속하는 것임을 이해하여야 할 것이다.While the embodiments of the present invention have been described so far, the present invention is not limited thereto, and various embodiments which can be modified and changed within the true spirit and scope of the principles described and claimed are within the protection scope of the present invention. You will have to understand.
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Families Citing this family (1)
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2000
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