KR100299849B1 - Digital combiner for combining outputs of cell site modem in cdma mobile communication system - Google Patents

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Abstract

PURPOSE: A digital combiner for combining outputs of a cell site modem in a CDMA mobile communication system is provided to convert serial output data of a cell site modem to parallel data, performs a parity check process, and output the converted outputs to one output terminal. CONSTITUTION: A serial-parallel conversion and output control portion(100) converts output data of channel cards to parallel data, detects parity errors of the converted parallel data, and controls outputs of each channel card according to the detected result. An invalid information removal portion(200) removes invalid information from channel data of the serial-parallel conversion and output control portion(100). A data combination portion(300) adds selectively the channel data outputted from the invalid information removal portion(200), removes the invalid data of the added channel data, and outputs only valid information of the channel data as finial output data.

Description

시디엠에이 이동통신 시스템의 기지국용 모뎀 출력 디지털 조합기Modem output digital combiner for base station of CDM mobile communication system

본 발명은 코드분할 다원접속(CDMA) 이동통신 시스템의 기지국용 모뎀 출력 조합에 관한 것으로, 좀 더 상세하게는 채널카드 10매에서 발생하는 기지국용 모뎀 [CSM : CELL SITE MODEM(Q51601-2S1)] 출력 데이터를 각각 직렬-병렬 변환하고 패리티를 검사하여 패리티 에러 발생시 각각의 채널 카드에 보고하고, 아울러 각각의 직렬-병렬 변환된 출력을 합하여 하나의 출력 단으로 출력토록 한 시디엠에이 이동통신 시스템의 기지국 모뎀 출력 디지털 조합기에 관한 것이다.The present invention relates to a modem output combination for a base station of a code division multiple access (CDMA) mobile communication system, and more particularly, a base station modem generated from 10 channel cards [CSM: CELL SITE MODEM (Q51601-2S1)]. Serial-to-parallel conversion of the output data, parity check, and report to each channel card when a parity error occurs, and each serial-parallel-converted output is summed and output to one output stage. A base station modem output digital combiner.

일반적으로, CDMA 이동통신 시스템은 전자 산업 협회의 호출 처리에 규정된 프로토콜을 따르도록 되어 있으며, 전원이 인가되면 초기화된 상태에서 단말기 자신이 위치한 지점에서 수신 신호의 세기가 가장큰, 즉 가장 가까운 기지국(셀사이트)의 제어채널을 찾게된다.In general, the CDMA mobile communication system is to follow the protocol specified in the call processing of the electronics industry association, and when the power is applied, the received base station has the largest strength of the received signal at the point where the terminal is located in the initialized state, that is, the closest base station. The control channel of (CellSight) is found.

가장 가까운 제어채널을 찾게되면 이동통신 단말기는 비통화모드로 들어가 선택된 채널을 통해 현 기지국이 송신하는 메시지를 수신하게 된다.When the nearest control channel is found, the mobile communication terminal enters the non-call mode and receives a message transmitted by the current base station through the selected channel.

이때, 기지국은 상기와 같은 메시지 이외의 단말기(이동국) 또는 제어국과의 통신 메시지를 통해 이동통신 전반에 관한 통신을 수행하게 되는데, 여기서 사용되는 것이 기지국용 모뎀이다.At this time, the base station performs communication related to the overall mobile communication through a communication message with a terminal (mobile station) or a control station other than the above message, which is used as a base station modem.

즉, 이동국과의 데이터 통신이나 제어국과 데이터 통신시 상기 모뎀을 통해 데이터를 송, 수신하게 된다.That is, data is transmitted and received through the modem during data communication with the mobile station or data communication with the control station.

도 1 은 본 발명에 의한 CDMA 이동통신 시스템의 패리티 검사 장치 블록 구성도이다.1 is a block diagram of a parity check apparatus of a CDMA mobile communication system according to the present invention.

도시된 바와 같이, 기지국 모뎀으로부터 출력되는 송신할 직렬 데이터를 병렬 데이터로 변환하는 직렬/병렬 변환부(10)와; 상기 병렬 데이터의 패리티 에러 유무를 검사하는 패리티 검사부(20)와; 상기 패리티 검사부(20)에서 검출된 패리티 에러 유무 값에 따라 인터럽트를 발생시키고 그 패리티 검출상태를 유지하는 인터럽트 발생 및 패리티 상태 유지부(30)와; 상기 인터럽트 발생 및 패리티 상태 유지부(30)로 부터 얻어지는 패리티 에러 검출 유무 값에 따라 상기 직렬/병렬 변환부(10)의 출력 데이터를 통제하는 출력 통제부(40)로 구성된다.As shown, a serial / parallel converter 10 for converting the serial data to be transmitted from the base station modem to the parallel data; A parity checker 20 that checks for a parity error of the parallel data; An interrupt generation and parity state maintaining unit 30 generating an interrupt in accordance with the parity error presence value detected by the parity check unit 20 and maintaining the parity detection state; The output controller 40 controls the output data of the serial / parallel converter 10 according to the value of whether the interrupt is generated and the parity error detected from the parity state maintaining unit 30.

상기에서, 인터럽트 발생 및 패리티 상태 유지부(30)는 상기 패리티 검사부(20)에서 얻어지는 패리티 에러 검출데이터를 래치 클럭에 동기하여 래치시키는 제1 및 제2 플립플롭(31)(32)과, 상기 제1플립플롭(31)에서 래치되어 출력되는 패리티 검출데이타를 위상 반전시키는 인버터(33)와, 상기 인버터(33)의 출력신호를 클럭으로 입력받고 그 클럭에 동기되어 입력 데이터를 래치시켜 패리티 에러 상태값으로 출력하는 제3플립플롭(34)과, 상기 제3플립플롭(34)에서 출력되는 패리티 에러 상태 값을 클럭으로 입력받고 그 클럭에 동기되어 그라운드 입력값을 래치시켜 인터럽트로 출력하는 제4플립플롭(35)으로 구성되었다.In the above description, the interrupt generation and parity state maintaining unit 30 includes first and second flip-flops 31 and 32 which latch the parity error detection data obtained by the parity check unit 20 in synchronization with a latch clock. An inverter 33 for inverting the parity detection data latched and output from the first flip-flop 31 and an output signal of the inverter 33 as a clock and latching the input data in synchronization with the clock to parity error; A third flip-flop 34 outputting a status value and a parity error state value output from the third flip-flop 34 as a clock, and a ground input value latched and synchronized with the clock to output an interrupt; It consists of four flip flops 35.

또한, 상기 출력 통제부(40)는 상기 패리티 검사부(20)로부터 얻어지는 패리티 검출 값으로 패리티 에러 유무를 판별하고 그 판별 결과에 따라 내부 카운트 값을 증가시키는 패리티 에러 판별부(41)와, 상기 패리티 에러 판별부(41)에서 얻어지는 카운트값과 기설정된 기준값을 비교하여 그 결과에 따라 데이터 선택신호를 발생하는 비교부(42)와, 상기 비교부(42)에서 출력되는 데이터 선택신호에 따라 상기 직렬/병렬 변환부(10)에서 얻어지는 병렬 데이터 또는 그라운드값중 하나를 선택하여 출력하는 데이터 선택부(43)로 구성되었다.In addition, the output controller 40 determines whether there is a parity error based on the parity detection value obtained from the parity checker 20, and increases the internal count value according to the determination result, and the parity. A comparison unit 42 which compares the count value obtained by the error determination unit 41 with a predetermined reference value and generates a data selection signal according to the result; and the serial unit according to the data selection signal output from the comparison unit 42. It consists of a data selector 43 which selects and outputs one of the parallel data or the ground value obtained by the / parallel converter 10.

이와 같이 구성된 본 발명에 의한 패리티 검사 장치의 작용을 첨부한 도면 도 1 내지 도 3에 의거 상세히 설명하면 다음과 같다.The operation of the parity check apparatus according to the present invention configured as described above will be described in detail with reference to FIGS. 1 to 3 as follows.

먼저, CDMA 이동통신 시스템 기지국용 모뎀은 주지한 바와 같이 6개의 채널이 있으며, 그 중 각채널의 출력은 1개의 패리티 비트와 15개의 2의 보수 형태의 데이터 비트로 구성된다. 이러한 직렬 데이터의 패리티 비트 에러를 검출하기 위해 초기에 클리어신호(INT-CLR)로 인터럽트 발생 및 패리티 상태 유지부(30)를 초기화한 상태에서, 직렬/병렬 변환부(10)는 입력되는 상기 직렬 데이터를 그에 상응하는 병렬 데이터로 변환하여 데이터 출력을 제어하는 출력 통제부(40)와 패리티를 검사하는 패리티 검사부(20)에 각각 입력한다.First, as is well known, the modem for a base station for a CDMA mobile communication system has six channels, among which the output of each channel is composed of one parity bit and 15 two complementary data bits. In order to detect such a parity bit error of the serial data, the serial / parallel converter 10 is input to the serial / parallel converter 10 while the interrupt generation and the parity state maintaining unit 30 are initialized with a clear signal (INT - CLR). The data is converted into parallel data corresponding thereto and input to the output controller 40 for controlling data output and the parity checker 20 for checking parity.

그러면 패리티 검사부(20)는 그 입력되는 병렬 데이터로부터 패리티를 검사하여 에러 유무를 검출하게 되고, 그 검출값을 인터럽트 발생 및 패리티 상태 유지부(30)에 전달한다.The parity check unit 20 then checks the parity from the input parallel data to detect the presence of an error, and transmits the detected value to the interrupt generation and parity state maintaining unit 30.

상기 인터럽트 발생 및 패리티 상태 유지부(30)는 내부의 제1 및 제2 플립플롭(31)(32)에서 그 입력되는 패리티 에러 검출 값을 래치 클락(LATCH-CLK)에 동기시켜 패리티 에러 검출값으로 래치하게 되며, 그 래치된 데이터는 인버터(33)에서 위상 반전된 후 제3플립플롭(34)에 클럭으로 입력되고, 그 클럭에 동기되어 제3플립플롭(34)은 데이터단(D)으로 입력되는 데이터(VCC)를 래치시켜 그 결과값을 패리티 에러 상태값(PARITY-AI)으로 출력시키게 된다.The interrupt generation and parity state maintaining unit 30 synchronizes the parity error detection value input from the first and second flip-flops 31 and 32 to the latch clock LATCH - CLK to detect the parity error detection value. The latched data is inputted as a clock to the third flip-flop 34 after being inverted in phase by the inverter 33, and the third flip-flop 34 is synchronized with the clock. The data VCC is latched and output as a parity error state PARITY - AI.

이러한 출력값, 즉 패리티 에러 상태 값은 다시 제4플립플롭(35)에 클럭으로 입력되어 데이터 단으로 입력되는 데이터를 동기시켜 래치하도록 하며, 이때 래치된 데이터가 인터럽트(INT)가 되어 시스템을 제어하는 중앙처리장치(도면에는 미도시)로 전달된다.The output value, that is, the parity error state value, is inputted to the fourth flip-flop 35 as a clock to synchronize data input to the data stage, and the latched data becomes an interrupt (INT) to control the system. It is delivered to a central processing unit (not shown in the figure).

일예로서, 입력되는 병렬 데이터에 패리티 에러가 발생했다고 가정하면, 패리티 검사부(20)는 그 출력값으로 로우신호(0V)를 출력하게 되고, 그 출력신호는 인터럽트 발생 및 패리티 상태 유지부(30)내의 제1 및 제2 플립플롭(31)(32)에서 각각 래치된다.As an example, assuming that a parity error has occurred in parallel data to be input, the parity check unit 20 outputs a low signal (0V) as its output value, and the output signal is generated in the interrupt generation and parity state maintaining unit 30. Latched at the first and second flip-flops 31 and 32, respectively.

이렇게 래치되는 로우신호는 인버터(33)에서 위상 반전되어 하이신호(5V)로 변환되고, 제3플립플롭(34)의 입력클럭을 로우에서 하이상태로 변환시키게 되며, 이로 인해 제3플립플롭(34)의 출력신호(Q)는 로우에서 하이로 천이 된다.The latched low signal is phase-inverted in the inverter 33 and converted into a high signal 5V, thereby converting the input clock of the third flip-flop 34 from low to high state, thereby causing the third flip-flop ( The output signal Q of 34 transitions from low to high.

이 하이신호는 제4플립플롭(35)의 클럭단으로 입력되고, 이에따라 제4플립플롭(35)의 출력(Q)은 로우에서 하이로 변환되어 인터럽트(INT)를 발생하게 되는 것이다.The high signal is input to the clock stage of the fourth flip-flop 35, and accordingly, the output Q of the fourth flip-flop 35 is changed from low to high to generate an interrupt INT.

또한, 전술한 바와는 달리 입력되는 병렬 데이터에 패리티 에러가 없는 경우에는 패리티 검사부(20)의 출력신호는 하이 가되며, 따라서 제1 및 제2 플립플롭(31)(32)의 출력도 래치작용에 의해 하이를 출력한다.In addition, unlike the above, when there is no parity error in the input parallel data, the output signal of the parity check unit 20 becomes high, so the outputs of the first and second flip-flops 31 and 32 are also latched. Outputs high by.

이에 따라 인버터(33)의 출력은 로우가되며, 제3플립플롭(34)은 입력클럭이 하이에서 로우로 변하게되는데, 이때 제3플립플롭(34)이 포지티브-에지에서 동작하기 때문에 제3플립플롭(34)은 이전 출력을 유지하게 된다.As a result, the output of the inverter 33 goes low, and the third flip-flop 34 changes its input clock from high to low. In this case, the third flip-flop 34 operates at the positive edge. The flop 34 will retain its previous output.

따라서 제4플립플롭(35)도 이전 상태를 유지하므로 인터럽트(INT)는 발생되지 않으며, 마찬가지로 패리티 에러 상태 값도 이전 출력과 같이 패리티 에러가 없는 상태 값이 된다.Therefore, since the fourth flip-flop 35 also maintains the previous state, no interrupt INT is generated. Similarly, the parity error state value becomes a state value without a parity error like the previous output.

그리고 중앙처리장치는 전술한 동작(패리티 에러가 발생되었다고 가정한 경우)에서와 같이 패리티 에러가 발생되어 인터럽트가 발생되면, 이를 인식하고 제3플립플롭(34)에서 출력되는 패리티 에러 상태 값을 읽어들이며, 동시에 인터럽트 클리어신호를 발생하여 상기 인터럽트 발생 및 패리티 상태 유지부(30)를 다시 초기화시키게 되는 것이다.When the parity error is generated and an interrupt is generated as in the above operation (assuming that a parity error has occurred), the CPU recognizes this and reads a parity error state value output from the third flip-flop 34. At the same time, the interrupt clear signal is generated to initialize the interrupt generation and parity state maintaining unit 30 again.

한편, 출력 통제부(40)는 상기 인터럽트 발생 및 패리티 상태 유지부(30)내의 제2플립플롭(32)의 출력값으로 패리티 에러 판별부(41)에서 패리티 에러를 판별하게 된다. 이때 패리티 에러가 검출되면 내부의 카운트 값을 "0"으로하고, 다시 패리티 에러를 판별한다.On the other hand, the output controller 40 determines the parity error by the parity error determination unit 41 based on the output value of the second flip-flop 32 in the interrupt generation and parity state maintaining unit 30. At this time, if a parity error is detected, the internal count value is set to "0", and the parity error is determined again.

만약, 계속해서 패리티 에러가 발생하면 데이터 선택부(43)에는 선택신호로 데이터 출력을 오프 시키는 신호, 즉 그라운드신호("0")를 선택하라는 신호가 입력되므로 데이터 선택부(43)는 병렬 데이터의 출력을 억제하고 "0"을 출력시키게 된다.If the parity error continues, the data selector 43 receives a signal for turning off the data output as a selection signal, that is, a signal for selecting the ground signal " 0 ". This will suppress the output of and will output "0".

다음으로, 패리티 에러가 발생되지 않았을 경우에, 비교부(42)는 상기 카운트 값이 기설정된 기준값인 55보다 큰지를 비교하게 되는데, 여기서 카운트 값을 55로 설정한 것은 패리티 에러가 발생한후 정상으로 복귀하고 나서 56+8(64)클럭동안 출력을 "0"으로 내보내기 위해서 카운트 값을 55로 설정하게 된다.Next, when no parity error occurs, the comparator 42 compares whether the count value is greater than 55, which is a preset reference value, wherein setting the count value to 55 is normal after the parity error occurs. After returning, set the count value to 55 to return the output to "0" during the 56 + 8 (64) clock.

이 비교 결과 카운트 값이 55보다 작으면 카운트 값을 하나 증가시키고, 다시 패리티 에러가 발생했는지 비교를 하게되며, 카운트 값이 55보다 크게되면 카운트 값을 56으로 세팅하고 데이터 선택부(43)에 변환된 병렬 데이터를 출력시키도록 선택신호를 발생한다.As a result of the comparison, if the count value is less than 55, the count value is increased by one, and if the parity error occurs again, the comparison is made. If the count value is greater than 55, the count value is set to 56 and the data selection unit 43 converts the count value. A selection signal is generated to output the parallel data.

따라서 데이터 선택부(43)는 그 선택 신호에 따라 상기 직렬/병렬 변환부(10)에서 변환된 병렬 데이터를 선택하여 출력시키게 된다.Accordingly, the data selector 43 selects and outputs the parallel data converted by the serial / parallel converter 10 according to the selection signal.

다시 말해, 패리티 검사부(20)에 의해 패리티가 검출되지 않은 경우에는 직렬/병렬 변환부(10)에서 변환된 병렬 데이터를 그대로 출력을 시키게 되고, 이와는 달리 패리티 에러가 검출된 경우에는 상기 직렬/병렬 변환부(10)에서 변환된 병렬 데이터를 출력하지 않고 억제시키게 되어 데이터 전송의 신뢰성을 확보하게 되는 것이다.In other words, when parity is not detected by the parity checker 20, the parallel data converted by the serial / parallel converter 10 is output as it is. In contrast, when a parity error is detected, the serial / parallel data is output. It is possible to suppress the parallel data converted by the conversion unit 10 without outputting, thereby ensuring the reliability of data transmission.

그런데 상기와 같은 일반적인 CDMA 기지국용 모뎀 패리티 검사장치는, 기지국용 모뎀 ASIC 하나의 출력에 대해 패리티를 검사하고 그것의 상태를 판단하여 CPU에게 알리고 패리티 검사 상태에 따라서 출력을 제어하는 것은 가능하나, 여러개의 모뎀 ASIC 출력에 대해서는 상기 패리티 검사장치를 각기 개별적으로 구현해야하므로 장치 구현이 복잡하다는 제반 문제점을 발생하였다.However, the general CDMA base station modem parity check device as described above may check the parity of one output of the base station modem ASIC, determine its state, and notify the CPU, and control the output according to the parity check state. The parity check device has to be implemented separately for the modem ASIC output, which causes a problem of complicated device implementation.

또한, 패리티 검사장치를 각기 개별적으로 구현하여 여러 채널의 패리티 검사 및 직렬-병렬 변환을 하였다고 가정한 경우 그 각 출력 데이터를 취합하여 전송하는 장치는 구현되어 있지 않아 패리티 검사가 완료된 기지국용 모뎀 출력 데이터를 전송하는 점에서도 많은 어려움이 따랐다.In addition, if the parity check device is implemented separately and it is assumed that parity check and serial-to-parallel conversion of several channels are performed, the device for collecting and transmitting each output data is not implemented. In terms of sending a lot of difficulties followed.

이에 본 발명은 상기와 같은 종래 CDMA 이동통신 시스템의 기지국용 모뎀 출력 패리티 검사장치에서 발생하는 제반 문제점을 해결하기 위해 제안된 것으로서,Accordingly, the present invention has been proposed to solve various problems occurring in the modem output parity check apparatus for the base station of the conventional CDMA mobile communication system.

본 발명은 채널카드 10매에서 발생하는 기지국용 모뎀 [CSM : CELL SITE MODEM(Q51601-2S1)] 출력 데이터를 각각 직렬-병렬 변환하고 패리티를 검사하여 패리티 에러 발생시 각각의 채널 카드에 보고하고, 아울러 각각의 직렬-병렬 변환된 출력을 합하여 하나의 출력 단으로 출력토록 한 시디엠에이 이동통신 시스템의 기지국 모뎀 출력 디지털 조합기를 제공하는 데 그 목적이 있다.The present invention serial-to-parallel converts the output data of the base station modem [CSM: CELL SITE MODEM (Q51601-2S1)] generated from 10 channel cards and checks the parity to report each channel card when a parity error occurs. It is an object of the present invention to provide a base station modem output digital combiner of a CD-A mobile communication system in which each serial-parallel converted output is output to one output stage.

이러한 본 발명의 목적을 달성하기 위한 기술적인 수단은,Technical means for achieving the object of the present invention,

다수매의 채널 카드에서 각각 발생되는 기지국용 모뎀의 출력 데이터를 병렬 데이터로 변환하고, 그 변환한 병렬 데이터의 패리티 에러를 검출하여 그 검출 결과에 따라 각 채널 카드의 출력을 제어하는 다수개의 직렬-병렬 변환 및 출력 통제기로 이루어진 직렬-병렬 변환 및 출력 통제수단과;A plurality of serial devices which convert output data of the modem for each base station generated in the plurality of channel cards into parallel data, detect the parity error of the converted parallel data, and control the output of each channel card according to the detection result. Serial-to-parallel conversion and output control means comprising a parallel conversion and an output controller;

상기 직렬-병렬 변환 및 출력 통제수단내 다수개의 직렬-병렬 변환 및 출력 통제기에서 각각 출력되는 채널 데이터중 무효정보는 제거하고 유효한 데이터만 통과시키는 다수개의 세츄레이터로 이루어진 무효정보 제거수단과;Invalid information removing means comprising a plurality of separators for removing invalid information among channel data output from the plurality of serial-parallel conversion and output controllers in the serial-parallel conversion and output control means, and passing only valid data;

상기 무효정보 제거수단내 다수개의 세츄레이터에서 각각 출력되는 채널 데이터를 채널별로 선택적으로 가산하고 그 가산된 채널 데이터의 무효 정보를 제거한 유효정보만을 최종 출력 데이터로 출력하는 데이터 조합수단으로 이루어진다.And data combination means for selectively adding channel data output from the plurality of separators in the invalid information removing means for each channel and outputting only valid information from which invalid information of the added channel data is removed as final output data.

상기에서, 직렬-병렬 변환 및 출력 통제수단은 채널카드 10매에서 발생하는 기지국용 모뎀 출력을 각각 직렬-병렬 변환하고, 패리티 에러 유무를 체크하여 그 변환한 병렬 데이터의 출력을 통제하는 제1 내지 제10 직렬-병렬 변환 및 출력 통제기로 구성된다.In the above description, the serial-parallel conversion and output control means respectively perform serial-parallel conversion of the modem output for the base station generated in 10 channel cards, check the presence of a parity error, and control the output of the converted parallel data. A tenth serial-to-parallel conversion and an output controller.

또한, 상기 무효정보 제거수단은, 상기 직렬-병렬 변환수단내 제1 내지 제10 직렬-병렬 변환 및 출력 통제기에서 각각 출력되는 채널 데이터의 무효정보를 각각 제거하는 제1 내지 제10 세츄레이터로 구성된다.The invalid information removing means may include first to tenth separators for respectively removing invalid information of channel data output from the first to tenth serial-parallel conversion and output controllers in the serial-parallel conversion means. do.

그리고, 상기 데이터 조합수단은, 상기 무효정보 제거수단내 제1 내지 제10 세츄레이터에서 각각 얻어지는 채널 데이터를 두 채널씩 가산하는 제1 내지 제5 전가산기와, 상기 제1 및 제2 전가산기의 각 출력 데이터를 가산하는 제6전가산기와, 상기 제3 및 제4 전가산기의 각 출력 데이터를 가산하는 제7전가산기와, 상기 제6전가산기와 제7전가산기의 각 출력 데이터를 가산하는 제8전가산기와, 상기 제8전가산기의 출력 데이터와 상기 제5전가산기의 출력 데이터를 가산하는 제9전가산기와, 상기 제9전가산기의 출력 데이터중 무효정보는 제거하고 유효정보만 최종 출력 데이터로 출력하는 세츄레이터로 구성된다.The data combining means may include first to fifth full adders for adding channel data, respectively, obtained by the first to tenth separators in the invalid information removing means, respectively, and the first and second full adders. A sixth full adder for adding each output data, a seventh full adder for adding each output data of the third and fourth full adders, and each output data of the sixth full adder and the seventh full adder; The eighth full adder, the ninth full adder for adding the output data of the eighth full adder and the output data of the fifth full adder, and the invalid information of the output data of the ninth full adder are removed, and only valid information is finalized. It consists of a separator that outputs as output data.

이하, 본 발명의 바람직한 실시 예를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, described in detail with reference to the accompanying drawings, preferred embodiments of the present invention.

도 1 은 종래 CDMA 이동통신 시스템에서 채널카드 1매에서 발생하는 기지국 모뎀의 출력 패리티 검사 장치 블록 구성도,1 is a block diagram of an output parity check apparatus of a base station modem occurring in one channel card in a conventional CDMA mobile communication system.

도 2 는 도 1의 인터럽트 발생 및 패리티 상태 유지부 상세 구성도,2 is a detailed configuration diagram of the interrupt generation and parity state maintaining unit of FIG. 1;

도 3 은 도 1의 출력 통제부 상세 블록 구성도,3 is a detailed block diagram of the output controller of FIG. 1;

도 4 는 본 발명에 의한 CDMA 이동통신 시스템의 기지국용 모뎀 출력 디지털 조합기 블록 구성도,4 is a block diagram of a modem output digital combiner block for a base station of a CDMA mobile communication system according to the present invention;

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100:직렬/병렬 변환 및 출력 통제부100: serial / parallel conversion and output control

200:무효정보 제거부200: invalid information removal unit

300:데이터 조합부300: data combination

도 4 는 본 발명에 의한 CDMA 이동통신 시스템의 기지국용 모뎀 출력 디지털 조합기의 블록 구성도이다.4 is a block diagram of a modem output digital combiner for a base station of a CDMA mobile communication system according to the present invention.

여기서, 참조번호 100은 다수매의 채널 카드에서 각각 발생되는 기지국용 모뎀의 출력 데이터(첫 번째 CDCA-A1 출력 데이터 내지 열 번째 CDCA-A1 출력 데이터)를 병렬 데이터로 변환하고, 그 변환한 병렬 데이터의 패리티 에러를 검출하여 그 검출 결과에 따라 각 채널 카드의 출력을 제어하는 다수개의 직렬-병렬 변환 및 출력 통제기로 이루어진 직렬-병렬 변환 및 출력 통제부이다.Here, reference numeral 100 converts output data (first CDCA-A1 output data to tenth CDCA-A1 output data) of the base station modem generated in each of a plurality of channel cards into parallel data, and the converted parallel data. Is a serial-to-parallel conversion and output control section that consists of a plurality of serial-to-parallel conversion and output controllers for detecting a parity error of and controlling the output of each channel card according to the detection result.

그리고, 참조번호 200은 상기 직렬-병렬 변환 및 출력 통제부(100)내 다수개의 직렬-병렬 변환 및 출력 통제기에서 각각 출력되는 채널 데이터중 무효정보는 제거하고 유효한 데이터만 통과시키는 다수개의 세츄레이터로 이루어진 무효정보 제거부이며, 참조번호 300은 상기 무효정보 제거부(200)내 다수개의 세츄레이터에서 각각 출력되는 채널 데이터를 채널별로 선택적으로 가산하고 그 가산된 채널 데이터의 무효 정보를 제거한 유효정보만을 최종 출력 데이터로 출력하는 데이터 조합부이다.In addition, reference numeral 200 denotes a plurality of separators for removing invalid information among channel data output from a plurality of serial-parallel conversion and output controllers in the serial-parallel conversion and output control unit 100 and passing only valid data. The invalid information removing unit is configured, and reference numeral 300 denotes only valid information for selectively adding channel data output from the plurality of separators in the invalid information removing unit 200 for each channel and removing invalid information of the added channel data. The data combination unit outputs the final output data.

상기에서, 직렬-병렬 변환 및 출력 통제부(100)는 채널카드 10매에서 발생하는 기지국용 모뎀 출력을 각각 직렬-병렬 변환하고, 패리티 에러 유무를 체크하여 그 변환한 병렬 데이터의 출력을 통제하는 제1 내지 제10 직렬-병렬 변환 및 출력 통제기(101 - 110)로 구성된다.In the above, the serial-to-parallel conversion and output control unit 100 serial-to-parallel conversion of the modem output for the base station generated from 10 channel cards, checks for the presence of parity error, and controls the output of the converted parallel data. First through tenth serial-to-parallel conversion and output controllers 101-110.

또한, 상기 무효정보 제거부(200)는 상기 직렬-병렬 변환부(100)내 제1 내지 제10 직렬-병렬 변환 및 출력 통제기(101 - 110)에서 각각 출력되는 채널 데이터의 무효정보를 각각 제거하는 제1 내지 제10 세츄레이터(201 - 210)로 구성된다.In addition, the invalid information removing unit 200 removes invalid information of channel data output from the first to tenth serial-parallel conversion and output controllers 101-110 in the serial-parallel conversion unit 100, respectively. It consists of the first to tenth separator 201-210.

그리고, 상기 데이터 조합부(300)는 상기 무효정보 제거부(200)내 제1 내지 제10 세츄레이터(201 - 210)에서 각각 얻어지는 채널 데이터를 두 채널씩 가산하는 제1 내지 제5 전가산기(301 - 305)와, 상기 제1 및 제2 전가산기(301)(302)의 각 출력 데이터를 가산하는 제6전가산기(306)와, 상기 제3 및 제4 전가산기(303)(304)의 각 출력 데이터를 가산하는 제7전가산기(307)와, 상기 제6전가산기(306)와 제7전가산기(307)의 각 출력 데이터를 가산하는 제8전가산기(308)와, 상기 제8전가산기(308)의 출력 데이터와 상기 제5전가산기(305)의 출력 데이터를 가산하는 제9전가산기(309)와, 상기 제9전가산기(309)의 출력 데이터중 무효정보는 제거하고 유효정보만 최종 출력 데이터로 출력하는 세츄레이터(310)로 구성된다.The data combiner 300 adds first to fifth full adders (2) to each channel data obtained by the first to tenth separators 201 to 210 in the invalid information removing unit 200. 301-305, a sixth full adder 306 for adding respective output data of the first and second full adders 301 and 302, and the third and fourth full adders 303 and 304. A seventh full adder 307 that adds each output data of the second full adder 307; an eighth full adder 308 that adds each output data of the sixth full adder 306 and the seventh full adder 307; The invalid information is removed from the ninth full adder 309 which adds the output data of the eighth full adder 308 and the output data of the fifth full adder 305, and the output data of the ninth full adder 309. The separator 310 outputs only valid information as final output data.

상기에서, 제1 내지 제5 전가산기(301 - 305)는 13비트 전가산기인 것을 특징으로 하며, 제6 및 제7 전가산기(306)(307)는 14비트 전가산기인 것을 특징으로 하고, 제8 전가산기(308)는 15비트 전가산기인 것을 특징으로 하며, 제9전가산기(309)는 16비트 전가산기인 것을 특징으로 한다.In the above description, the first to fifth full adders 301 to 305 are 13 bit full adders, and the sixth and seventh full adders 306 and 307 are 14 bit full adders. The eighth full adder 308 is a 15-bit full adder, and the ninth full adder 309 is a 16-bit full adder.

또한, 상기 세츄레이터(310)는 상기 제9전가산기(309)에서 출력되는 17비트 데이터중 무효한 1비트 정보만을 제거하고 16비트 유효정보를 최종 출력 데이터로 출력함을 특징으로 한다.In addition, the separator 310 may remove only invalid 1-bit information from the 17-bit data output from the ninth full adder 309 and output 16-bit valid information as final output data.

이와 같이 구성된 본 발명에 의한 CDMA 이동통신 시스템의 기지국용 모뎀 출력 디지털 조합기의 작용을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.The operation of the modem output digital combiner for the base station of the CDMA mobile communication system according to the present invention configured as described above will be described in detail with reference to the accompanying drawings.

먼저, 직렬-병렬 변환 및 출력 통제부(100)내의 제1 내지 제10 직렬-병렬 변환 및 출력 통제기(101 - 110)의 내부 구성은 전술한 도 1인 일반적인 CDMA 이동통신 시스템의 기지국용 모뎀 출력 패리티 검사장치의 구성과 동일하며, 이의 동작을 간략히 설명하면 다음과 같다.First, the internal configuration of the first to tenth serial-to-parallel conversion and output controllers 101 to 110 in the serial-to-parallel conversion and output control unit 100 is a modem output for a base station of the general CDMA mobile communication system shown in FIG. It is the same as the configuration of the parity check device, and the operation thereof is briefly described as follows.

주지한 바와 같이, 직렬로 입력되는 각 채널 데이터를 병렬 데이터로 변환한다. 이후 패리티 검사부에서 입력된 데이터의 패리티를 검사하여 그 결과치를 다음 블록인 인터럽트 발생 및 패리티 상태 유지부에 전달하고, 또한 출력 통제부에 전달한다. 상기 인터럽트 발생 및 패리티 상태 유지부에서는 입력된 패리티 상태에 따라 인터럽트를 발생시키고, 그 상태를 CPU가 클리어 하라는 신호를 받기 전까지는 계속해서 유지한다. 출력 통제부에서는 패리티 에러 상태를 검사하여 에러가 발생하면 출력을 "0"(그라운드값)으로 내보내고, 이와는 달리 에러가 발생하지 않으면 입력된 데이터를 그대로 출력한다.As is well known, each channel data input in series is converted into parallel data. After that, the parity checker checks the parity of the input data and transmits the result to the next block, interrupt generation and parity state maintaining, and also to the output control unit. The interrupt generation and parity state maintaining unit generates an interrupt according to the input parity state and maintains the interrupt until the CPU receives a signal to clear the state. The output control unit checks the parity error state and outputs the output as "0" (ground value) when an error occurs. Otherwise, if the error does not occur, the output data is output as it is.

이와 같이 10개의 채널 카드에서 입력된 디지털 데이터는 각각 직렬-병렬 변환 및 패리티 검사를 한다. 패리티 검사의 결과에 따라서 에러가 발생하면 에러가 발생한 채널 카드에 인터럽트를 걸고, 해당 직렬-병렬 변환 및 출력 통제기는 에러가 발생하지 않을 때까지 데이터를 출력하지 않는다.As described above, the digital data input from the ten channel cards performs serial-to-parallel conversion and parity check. If an error occurs as a result of the parity check, the interrupted channel card is interrupted, and the corresponding serial-to-parallel conversion and output controllers do not output data until no error occurs.

상기 각각의 직렬-병렬 변환 및 출력 통제기(101 - 110)를 거친 채널 데이터는 다음단인 무효정보 제거부(200)에 전달된다.The channel data passed through the serial-to-parallel conversion and output controllers 101 to 110 are transmitted to the invalid information removing unit 200 which is the next stage.

상기 무효정보 제거부(200)는 내부의 제1 내지 제10 세츄레이터(201 - 210)를 이용하여 상기 제1 내지 제10 직렬-병렬 변환 및 출력 통제기(101 - 110)에서 출력되는 15비트 채널 데이터중 무효한 비트를 제거하고, 유효한 비트만을 후단인 데이터 조합부(300)에 전달해준다.The invalid information removing unit 200 outputs a 15-bit channel output from the first to tenth serial-to-parallel conversion and output controllers 101 to 110 by using internal first to tenth separators 201 to 210. The invalid bits are removed from the data, and only valid bits are transmitted to the data combiner 300 at the rear end.

여기서, 하나의 세츄레이터는 채널카드에서 발생한 기지국용 모뎀의 데이터 중에서 13비트만 유효하고, 나머지 2비트는 정보가 없는 무효정보 비트이므로 이 2비트의 무효정보 비트를 제거하고, 유효한 정보데이터인 13비트만을 상기 데이터 조합부(300)에 전달해주게 된다.Here, one separator is valid only 13 bits of the data of the base station modem generated from the channel card, and the remaining two bits are invalid information bits without information, so the two bits of invalid information bits are removed, and the valid information data is 13 Only bits are transmitted to the data combination unit 300.

상기 데이터 조합부(300)내의 제1 내지 제5 전가산기(301 - 305)는 상기 제1 내지 제10 세츄레이터(201 - 210)에서 각각 출력되는 13비트 채널 데이터를 두 채널씩 선택적으로 가산하여 그 결과치를 14비트 데이터로 후단에 출력시키게 된다.The first to fifth full adders 301 to 305 in the data combination unit 300 selectively add 13-bit channel data output from each of the first to tenth separators 201 to 210 by two channels. The result is output as 14 bit data at the back.

즉, 상기 제1 전가산기(301)는 13비트 전가산기로 구성되어 있으며, 상기 제1 및 제2 세츄레이터(201)(202)에서 각각 출력되는 13비트 채널 데이터를 가산하여 그 결과치로 하나의 채널 데이터(14비트)를 출력시키게 된다.That is, the first full adder 301 is composed of a 13-bit full adder, and adds 13-bit channel data output from the first and second separators 201 and 202, respectively. Channel data (14 bits) is output.

또한, 상기 제2 전가산기(302)는 13비트 전가산기로 구성되어 있으며, 상기 제3 및 제4 세츄레이터(203)(204)에서 각각 출력되는 13비트 채널 데이터를 가산하여 그 결과치로 하나의 채널 데이터를 출력시키게 된다.In addition, the second full adder 302 is composed of a 13-bit full adder, and adds 13-bit channel data output from the third and fourth separators 203 and 204, respectively. Output channel data.

아울러 상기 제3 전가산기(303)는 13비트 전가산기로 구성되어 있으며, 상기 제5 및 제6 세츄레이터(205)(206)에서 각각 출력되는 13비트 채널 데이터를 가산하여 그 결과치로 하나의 채널 데이터(14비트)를 출력시키게 된다.In addition, the third full adder 303 is composed of a 13-bit full adder, and adds 13-bit channel data output from the fifth and sixth separators 205 and 206, respectively. Outputs data (14 bits).

그리고, 상기 제4 전가산기(304)는 13비트 전가산기로 구성되어 있으며, 상기 제7 및 제8 세츄레이터(207)(208)에서 각각 출력되는 13비트 채널 데이터를 가산하여 그 결과치로 하나의 채널 데이터(14비트)를 출력시키게 된다.The fourth full adder 304 includes a 13-bit full adder, and adds 13-bit channel data output from the seventh and eighth separators 207 and 208, respectively. Channel data (14 bits) is output.

마찬가지로, 상기 제5 전가산기(305)는 13비트 전가산기로 구성되어 있으며, 상기 제9 및 제10 세츄레이터(209)(210)에서 각각 출력되는 13비트 채널 데이터를 가산하여 그 결과치로 하나의 채널 데이터(14비트)를 출력시키게 되는 것이다.Similarly, the fifth full adder 305 is configured with a 13-bit full adder, and adds 13-bit channel data output from the ninth and tenth separators 209 and 210 respectively, and adds one to the result value. Channel data (14 bits) is output.

아울러 제6 전가산기(306)는 14비트 전가산기로 구성되어 상기 제1 및 제2 전가산기(301)(302)에서 각각 출력되는 14비트 두 채널 데이터를 가산하여 15비트 한 채널 데이터를 출력시키게 되며, 아울러 제7 전가산기(307)도 14비트 전가산기로 구성되어 상기 제3 및 제4 전가산기(303)(304)에서 각각 출력되는 14비트 두 채널 데이터를 가산하여 15비트 한 채널 데이터를 출력시키게 된다.In addition, the sixth full adder 306 is configured with a 14-bit full adder to add two 14-bit channel data output from the first and second full adders 301 and 302 to output 15-bit one channel data. In addition, the seventh full adder 307 is also configured as a 14-bit full adder to add 15-bit one-channel data by adding two 14-bit two-channel data output from the third and fourth full adders 303 and 304, respectively. Will be printed.

그러면 제8전가산기(308)는 15비트 전가산기로 구성되어 상기 제6 전가산기(306) 및 상기 제7 전가산기(307)에서 각각 출력되는 15비트 두 채널 데이터를 다시 가산하여 16비트 한 채널 데이터를 출력시키게 된다.Then, the eighth full adder 308 is configured as a 15-bit full adder, and the two 15-bit full channel data output from the sixth full adder 306 and the seventh full adder 307 are added to each other. Will print the data.

이렇게 출력되는 16비트 한 채널 데이터는 16비트 전가산기로 구성된 제9 전가산기(309)에서 상기 제5 전가산기(305)에서 출력되는 14비트 채널 데이터와 다시 가산되어 17비트의 한 채널 데이터로 출력되어지며, 세츄레이터(310)는 상기 제9 전가산기(309)에서 얻어지는 17비트 채널 데이터로부터 1비트를 제거한 16비트 데이터를 최종 출력 데이터로 출력하게 된다.The 16-bit one-channel data output as described above is added back to the 14-bit channel data output from the fifth full adder 305 by the ninth full adder 309 including the 16-bit full adder, and output as one 17-bit channel data. The separator 310 outputs 16-bit data obtained by removing one bit from the 17-bit channel data obtained by the ninth full adder 309 as final output data.

여기서, 16비트 데이터를 최종 출력데이터로 만드는 것은, 10개의 채널 카드에서 출력되는 모든 데이터를 합하여도 17비트가 되지 않기 때문에 16비트로 변환하여 출력하게 된다.In this case, the 16-bit data is converted into the 16-bit data because the 16-bit data is the final output data.

일반적으로 CSM(셀사이트 모뎀)출력은 ALPHA-I 채널 데이터, ALPHA-Q 채널 데이터, BETA-I 채널 데이터, BETA-Q 채널 데이터, GAMMA-I 채널 데이터, GAMMA-Q 채널 데이터 등의 6개 채널로 구성되는데, 본 발명에서는 그 중 하나의 채널 데이터 처리 과정만을 설명한 것이며, 나머지 5개의 채널에 대해서도 전술한 방법과 동일한 방법으로 처리하여 출력하게 되는 것이다.In general, the CSM (Celsite Modem) output has six channels: ALPHA-I channel data, ALPHA-Q channel data, BETA-I channel data, BETA-Q channel data, GAMMA-I channel data, and GAMMA-Q channel data. In the present invention, only one channel data processing procedure is described, and the remaining five channels are processed and output in the same manner as described above.

이상에서 상술한 바와 같이 본 발명은 채널카드 각각에 있던 직렬-병렬 변환 및 출력 통제부, 아날로그 결합기를 하나의 보드 내에서 직렬-병렬 변환한 후 디지탈 결합기로 취합하여 출력할 수 있으므로 종래의 방법에 비해 부품의 수를 현저히 저감시킬 수 있는 효과가 있다.As described above, according to the present invention, since the serial-to-parallel conversion and output control unit and the analog combiner in each channel card can be serial-to-parallel converted in one board, they can be output to the digital combiner. In comparison, the number of parts can be significantly reduced.

또한, 아날로그 결합기를 사용할 경우 잡음의 영향을 받기 쉬우나 디지털 조합기를 사용하여 모든 채널카드의 데이터를 디지털 적으로 조합하여 출력하기 때문에 잡음의 영향을 배제시킬 수 있어 데이터 전송의 신뢰성 향상도 도모해주는 이점이 있다.In addition, it is easy to be affected by noise when using an analog combiner, but digitally combines and outputs the data of all channel cards using a digital combiner, which can eliminate the influence of noise, thereby improving the reliability of data transmission. have.

그리고, 종래에는 채널카드 각각에 직렬-병렬 변환기 및 아날로그 처리부가 필요하였으나 이것을 하나의 보드에 취합함으로써 채널카드의 집적도를 높일 수 있을 뿐만 아니라 보드의 사이즈가 줄일 수 있는 이점이 있다.In addition, although a serial-to-parallel converter and an analog processor are required for each channel card in the related art, the integration of the channel card can increase not only the density of the channel card but also the size of the board.

Claims (10)

기지국용 모뎀을 통해 다른 기지국이나 단말기 또는 제어국과 통신을 행하는 CDMA 시스템의 데이터 통신 장치에 있어서,A data communication apparatus of a CDMA system for communicating with another base station, a terminal, or a control station via a base station modem, 다수매의 채널 카드에서 각각 발생되는 기지국용 모뎀의 출력 데이터를 병렬 데이터로 변환하고, 그 변환한 병렬 데이터의 패리티 에러를 검출하여 그 검출 결과에 따라 각 채널 카드의 출력을 제어하는 다수개의 직렬-병렬 변환 및 출력 통제기로 이루어진 직렬-병렬 변환 및 출력 통제수단과;A plurality of serial devices which convert output data of the modem for each base station generated in the plurality of channel cards into parallel data, detect the parity error of the converted parallel data, and control the output of each channel card according to the detection result. Serial-to-parallel conversion and output control means comprising a parallel conversion and an output controller; 상기 직렬-병렬 변환 및 출력 통제수단내 다수개의 직렬-병렬 변환 및 출력 통제기에서 각각 출력되는 채널 데이터중 무효정보는 제거하고 유효한 데이터만 통과시키는 다수개의 세츄레이터로 이루어진 무효정보 제거수단과;Invalid information removing means comprising a plurality of separators for removing invalid information among channel data output from the plurality of serial-parallel conversion and output controllers in the serial-parallel conversion and output control means, and passing only valid data; 상기 무효정보 제거수단내 다수개의 세츄레이터에서 각각 출력되는 채널 데이터를 채널별로 선택적으로 가산하고 그 가산된 채널 데이터의 무효 정보를 제거한 유효정보만을 최종 출력 데이터로 출력하는 데이터 조합수단을 포함하여 구성된 것을 특징으로 하는 CDMA 이동통신 시스템의 기지국용 모뎀 출력 디지털 조합기.And data combining means for selectively adding channel data output from the plurality of separators in the invalid information removing means for each channel and outputting only valid information from which invalid information of the added channel data is removed as final output data. A modem output digital combiner for a base station of a CDMA mobile communication system. 제 1 항에 있어서, 상기 직렬-병렬 변환 및 출력 통제수단은, 채널카드 10매에서 발생하는 기지국용 모뎀 출력을 각각 직렬-병렬 변환하고, 패리티 에러 유무를 체크하여 그 변환한 병렬 데이터의 출력을 통제하는 제1 내지 제10 직렬-병렬 변환 및 출력 통제기로 구성된 것을 특징으로 하는 CDMA 이동통신 시스템의 기지국용 모뎀 출력 디지털 조합기.2. The apparatus of claim 1, wherein the serial-to-parallel conversion and output control means serial-to-parallel convert the modem output for the base station generated from the 10 channel cards, check whether there is a parity error, and output the output of the converted parallel data. A modem output digital combiner for a base station in a CDMA mobile communication system, characterized by comprising a controlling first to tenth serial-to-parallel conversion and an output controller. 제 1항 또는 제 2항에 있어서, 상기 직렬-병렬 변환 및 출력 통제수단은, 상기 기지국용 모뎀을 통해 송신할 직렬 데이터를 병렬 데이터로 변환하는 직렬/병렬 변환부와, 상기 직렬/병렬 변환부에서 변환된 병렬 데이터의 패리티 에러 유무를 검사하는 패리티 검사부와, 상기 패리티 검사부에서 검출된 패리티 에러 유무 검출 값에 따라 인터럽트를 선택적으로 발생시키고 그 패리티 검출상태를 유지하는 인터럽트 발생 및 패리티 상태 유지부와, 상기 인터럽트 발생 및 패리티 상태 유지부로부터 얻어지는 패리티 에러 검출 유무 값에 따라 상기 직렬/병렬 변환부에서 얻어지는 병렬 데이터의 출력을 통제하는 출력 통제부로 구성된 것을 특징으로 하는 CDMA 이동통신 시스템의 기지국용 모뎀 출력 디지털 조합기.The serial / parallel conversion unit according to claim 1 or 2, wherein the serial-parallel conversion and output control unit includes: a serial / parallel conversion unit for converting serial data to be transmitted through the base station modem into parallel data; A parity checker that checks for the parity error of the parallel data converted in the subfield, an interrupt generation and parity state maintaining unit that selectively generates an interrupt and maintains the parity detection state according to the parity error detection value detected by the parity checker; And an output controller configured to control the output of the parallel data obtained by the serial / parallel conversion unit according to the parity error detection value obtained from the interrupt generation and the parity state maintaining unit. Digital combiner. 제 1 항에 있어서, 상기 무효정보 제거수단은, 상기 직렬-병렬 변환수단내 제1 내지 제10 직렬-병렬 변환 및 출력 통제기에서 각각 출력되는 채널 데이터의 무효정보를 각각 제거하는 제1 내지 제10 세츄레이터로 구성된 것을 특징으로 하는 CDMA 이동통신 시스템의 기지국용 모뎀 출력 디지털 조합기.2. The apparatus of claim 1, wherein the invalid information removing means comprises: first to tenth respectively removing invalid information of channel data output from the first to tenth serial-parallel conversion and output controllers in the serial-parallel conversion means. A modem output digital combiner for a base station of a CDMA mobile communication system, characterized by comprising a separator. 제 1 항에 있어서, 상기 데이터 조합수단은, 상기 무효정보 제거수단내 제1 내지 제10 세츄레이터에서 각각 얻어지는 채널 데이터를 두 채널씩 가산하는 제1 내지 제5 전가산기와, 상기 제1 및 제2 전가산기의 각 출력 데이터를 가산하는 제6전가산기와, 상기 제3 및 제4 전가산기의 각 출력 데이터를 가산하는 제7전가산기와, 상기 제6전가산기와 제7전가산기의 각 출력 데이터를 가산하는 제8전가산기와, 상기 제8전가산기의 출력 데이터와 상기 제5전가산기의 출력 데이터를 가산하는 제9전가산기와, 상기 제9전가산기의 출력 데이터중 무효정보는 제거하고 유효정보만 최종 출력 데이터로 출력하는 세츄레이터로 구성된 것을 특징으로 하는 CDMA 이동통신 시스템의 기지국용 모뎀 출력 디지털 조합기.2. The apparatus of claim 1, wherein the data combining means comprises: first to fifth full adders for adding channel data obtained by the first to tenth separators in the invalid information removing means by two channels; A sixth full adder for adding each output data of the two full adders; a seventh full adder for adding the respective output data of the third and fourth full adders; and each output of the sixth full adder and the seventh full adder; The invalid information among the eighth full adder for adding data, the ninth full adder for adding the output data of the eighth full adder and the output data of the fifth full adder, and the output data of the ninth full adder are removed. A modem output digital combiner for a base station in a CDMA mobile communication system, characterized by comprising a separator for outputting only valid information as final output data. 제 5항에 있어서, 상기 제1 내지 제5 전가산기는 13비트 전가산기인 것을 특징으로 한 CDMA 이동통신 시스템의 기지국용 모뎀 출력 디지털 조합기.6. The modem output digital combiner for a base station of a CDMA mobile communication system according to claim 5, wherein said first to fifth full adders are 13-bit full adders. 제 5 항에 있어서, 상기 제6 및 제7 전가산기는 14비트 전가산기인 것을 특징으로 하는 CDMA 이동통신 시스템의 기지국용 모뎀 출력 디지털 조합기.6. The modem output digital combiner for a base station of a CDMA mobile communication system according to claim 5, wherein the sixth and seventh full adders are 14-bit full adders. 제 5 항에 있어서, 상기 제8 전가산기는 15비트 전가산기인 것을 특징으로 하는 CDMA 이동통신 시스템의 기지국용 모뎀 출력 디지털 조합기.6. The modem output digital combiner for a base station of a CDMA mobile communication system according to claim 5, wherein the eighth full adder is a 15-bit full adder. 제 5 항에 있어서, 상기 제9 전가산기는 16비트 전가산기인 것을 특징으로 하는 CDMA 이동통신 시스템의 기지국용 모뎀 출력 디지털 조합기.6. The modem output digital combiner for a base station of a CDMA mobile communication system according to claim 5, wherein the ninth full adder is a 16-bit full adder. 제 5 항에 있어서, 상기 세츄레이터는 상기 제9전가산기에서 출력되는 17비트 데이터중 무효한 1비트 정보만을 제거하고 16비트 유효정보를 최종 출력 데이터로 출력함을 특징으로 하는 CDMA 이동통신 시스템의 기지국용 모뎀 출력 디지털 조합기.The CDMA mobile communication system of claim 5, wherein the separator removes only invalid 1-bit information from the 17-bit data output from the ninth full adder and outputs 16-bit valid information as final output data. Modem output digital combiner for base stations.
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