KR100298520B1 - 바이트 동기화 검출 회로 및 바이트 동기화 방법 - Google Patents

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Abstract

본 발명에 따르면, 벡터 감산기 회로가 현재의 판독 데이터 패턴 및 동기화 비트 패턴간의 에러 벡터를 결정하고, 오프셋 가산기 회로가 현재의 에러 벡터로부터 동기화 비트 패턴까지의 해밍 거리 및 다음의 에러 벡터로부터 동기화 비트 패턴까지의 해밍 거리간의 차를 가산함으로써 다음의 판독 데이터 패턴의 해밍 거리를 결정하는 바이트 동기화 검출 시스템 및 방법이 개시된다. 해밍 거리는 벡터 감산기 회로로부터 출력되는 에러 벡터의 선택된 성분에 의해 결정된다. 오프셋 가산기 회로는 현재의 판독 데이터 패턴의 해밍 거리 및 다음의 판독 데이터 패턴의 해밍 거리간의 차를 결정한다. 동기화 비트 패턴은 16 내지 18의 비트 길이이다. 본 방법은 바이트 동기화 패턴의 길이를 16 비트로 감소시키면서, 동기화 실패 및/또는 비동기화의 확률을 통상적인 방법에 비해 약 4배 정도 감소시킨다.

Description

바이트 동기화 검출 회로 및 바이트 동기화 방법{BYTE SYNCHRONIZATION SYSTEM AND METHOD USING AN ERROR CORRECTING CODE}
본 발명은 데이터 코딩 및 전자 회로 분야에 관한 것으로, 보다 상세하게는 PRML(partial-response signaling with maximum-likelihood) 시퀀스 검출 기법을 이용하여 데이터를 검출하는 바이트 동기화를 제공하는 시스템 및 방법에 관한 것이다.
데이터를 전송할 때, 수신기를 설정하기 위해 데이터 앞에 헤더 정보가 부착된다. 헤더에는 데이터 비트의 제 1 데이터 비트의 위치를 알려주는 바이트 동기부가 포함되어야 한다. 이러한 바이트 동기화는 종종 "타이밍 마크(timing mark)"로 불리운다. PRML(partial-response with maximum-likelihood) 시퀀스 검출의 최대 기록 채널에서, 심볼의 최초 비트를 표시하기 위해 바이트 동기화가 사용된다. 통상적인 바이트 동기화 기법에서, 데이터 블록의 시작을 표시하는 특수 비트 시퀀스, 또는 패턴은 비터비 검출기(Viterbi detector) 및 동기화 심볼 검출기에 의해 검출된다. 예를 들면, 9/8 코드로 실행되는 부분 응답 클래스-Ⅳ(PR-Ⅳ 또는 PR4) 시스템에서, 전압 제어 발진기(VCO)를 비트 동기화하는데 사용되는 모두 "1"인 비트 패턴이 발생된 후에, 바이트 동기화 검출을 위해 "111101111"와 같은 9비트 패턴이 3회 반복된다. 특수 데이터 시퀀스를 3회 반복함으로써, PR4 시스템에 대한통상적인 동기화 코드의 전체 길이는 27비트로 된다.
통상적인 바이트 동기화는 3개의 반복 동기화 패턴중 하나가 검출 에러를 갖는 상황을 처리하기 위한 3 중 2(2-of-3) 패턴 매칭 선택 방안을 또한 사용한다. 동기화 검출 에러는, 예를 들면 불량 비터비 입력 샘플에 의해 생길 수 있다. 동기화 검출 동안 3개 이상의 불량한 입력 샘플이 발생하면 동기화 실패(동기화를 구현하는데 실패함) 또는 오동기화 상태(잘못된 비트 위치에 동기화)가 발생할 수 있다.
PR4 시스템에서, 인접한 샘플들은 인터리브(interleave)되어 있으며 서로 독립적이다. 이러한 시스템에 대한 비터비 검출기는 심볼 검출을 위한 동일한 인터리브된 샘플 그룹으로부터의 2개의 샘플을 사용한다. 무잡음 PR4 시스템에서, 비터비 검출기의 모든 입력 샘플 Si은 심볼이 1,0,-1의 값을 갖도록 규정된다. 2중 인터리브 샘플 그룹에서 샘플 시퀀스 1,0*,1 및 -1,0*-1는 허용되지 않는다. 여기에서 사용된 심볼 0*은 1) 심볼 0이 발생하지 않는다는 것과, 2) 한개 이상의 심볼 0이 발생한다는 것을 의미한다. 예를 들면, "1,-1", "-1,0,1", "-1.0,0,1"은 허용되는 시퀀스인 반면, "1,1", "-1,0,-1", "1,0,0,1"은 허용되지 않는 시퀀스이다. 이러한 제한으로 인해, 심볼 검출 에러 상황은 도 1에 도시된 4개의 가능한 심볼 시퀀스의 경우만이 고려되면 충분한, 대칭형 심볼 시퀀스의 케이스로 그룹화할 수 있다.
비터비 입력 샘플 Si은 다음과 같은 수학식으로 주이지며,
여기서, Xi는 최초에 기록된 심볼값이고, Ni는 잡음을 나타내며, 이 둘 모두는 아날로그-디지탈 변환기(ADC) LSB 레벨로 측정된다. 본 명세서에서 잡음 Ni는 가우시안으로 정의된다. 비터비 검출기 심볼의 검출 결정은 2개의 샘플 Si-2k및 Si을 조합하는 것을 기초로 하여 이루어지고, 여기서 k는 에러 구분 수이다. 2개의 샘플 Si-2k및 Si이 심볼 검출 결정 에러를 초래하는 크기를 갖는 잡음 Ni-2k및 Ni을 각각 포함하는 경우, 2개의 샘플은 불량한 샘플 조합인 것으로 간주된다. 그렇지 않다면, 샘플은 양호한 샘플 조합인 것으로 간주된다. 1개의 불량한 샘플 조합은 2개의 코드 비트 에러를 초래한다. 도 1에 도시된 4가지 경우 각각에 대해 예시적인 양호한 샘플 조합 및 불량한 샘플 조합이 도 2 내지 도 5에 도시되어 있다.
비터비 검출기의 차분 메트릭 DJi-2k은 이전의 샘플을 기초로 하고 있다. 심볼 시퀀스 1,0,-1에 대응하는 샘플 시퀀스 16,0,-16을 갖는 예시적인 아날로그-디지탈 변환기(ADC) 출력에 대해, 심볼 샘플 Si가 DJi-2k로부터 ±8 LSB내에 있는 경우, DJi는 DJi-2k와 동일하다. 따라서, 심볼 0이 k+1회 연속적으로 검출되는 경우(여기서 k>1, 도 5b 참조), 검출 결정은 Si및 이전의 잠재적인 최대 또는 잠재적인최소 샘플 Si-2k를 기초로 하여 이루어진다. 즉, 불량한 샘플 조합은 16 LSB 이상의 차를 갖는 2개의 잡음값 Ni-2k및 Ni을 포함한다. 예를 들면, 도 2b에서, 불량한 샘플 조합은 잡음 샘플 Ni-2k= 10 및 Ni= -8을 포함한다. 2개의 잡음 샘플간의 차는 16보다 크며, 이는 검출 에러를 초래하기에 충분히 큰 값이다.
이것을 기초로 하여, 비터비 검출기에 대한 불량한 샘플 조합의 확률(Perr)은 다음과 같은 수학식으로 표현될 수 있는데, 즉
여기서 항 P(Ni=j)은 잡음 Ni가 j× LSB일 확률이고, 항 P(Ni-2k≥j+16)은 잡음 Ni-2k가 (j+16)×LSB 이상일 확률이다. 합산 범위는 4가지 경우 각각에 대해 상이하지만, 4가지 경우 각각에 대해 불량한 샘플 조합의 확률은 거의 동일할 것으로 예상되는데 그 이유는 P(Ni=j)가 너무 작아서 j의 절대값이 커질 때 무시될 수 있기 때문이다. 예를 들면, 16㏈의 신호 대 잡음비(SNR)에서 P(Ni=16) = 5.1×10-8이다. 비터비 검출기 에러 확률(Perr)은 (수학식 2)를 이용하여 모든 경우에 대해 추정될 수 있으며 도 6에 도시되어 있다.
도 7은 통상적인 바이트 동기화 회로(70)에 대한 개략적인 블록도이다. 회로(70)는 7비트 쉬프트 레지스터(71), 패턴 매칭 게이트(72), 래치 L1, 18비트 쉬프트 레지스터(73)를 사용한다. 도 8은 회로(70)에 대한 타이밍도를 도시한다. 올바른 바이트 동기화를 구현하기 위해, 기록 회로(도 5 참조)는 마그넷 트리밍 회로(magnet trimming circuit)를 포함한다. 마그넷 트리밍 회로는 바이트 동기화 패턴이 회로에 인가될 때 프리코더의 초기값에 따라 기록 데이터 경로 지연을 변화시킨다. 도 9는 회로(70)와 함께 동작하는 마그넷 트리밍 회로(91) 및 프리코더 회로(92)를 갖는 통상적인 기록 회로(90)의 개략적인 블록도이다. 도 10은 4가지 경우에 있어서 마그넷 트리밍 회로(90)에 대한 가능한 마그넷 패턴을 도시하는 도면으로서, 도 8에서와 동일한 출력 코드 (111...1111011111111011111111011111)를 제공한다. 기록 회로는 기록 경로 지연을 조절함으로써 도 10에 도시된 패턴 (1) 또는 (2)이 기록되도록 하는데, 그 이유는 회로(70)가 이들 2개의 패턴에 대해서만 바이트 동기화를 검출할 수 있으며 도 10에 도시된 패턴 (3) 및 (4)에 대해서는 바이트 동기화를 검출하지 못하기 때문이다. 회로(70)내의 데이터 클럭을 2로 나눔으로써 모드-2(mode-2) 동기 위상 제어 신호가 생성되고 이 신호는 올바른 바이트 동기화를 성취하는데 사용된다.
도 7 내지 도 10에 도시된 통상적인 시스템에 있어서 9비트 패턴 각각에 대해 7개의 내부 비트가 패턴 매칭에 사용되는데, 그 이유는 코드 비트 패턴에서 0 비트가 발생하지 않을 때 (수학식 2)에서의 에러 구분 수 k가 1로 될 가능성이 높기 때문이다. 따라서, 불량한 비트 샘플이 하나만 있으면 2개의 인접한 9비트 동기화 시퀀스를 동시에 파괴하지 않는다. 그러나, 1개의 불량한 비트 샘플은 1개의 인접한 동기화 바이트 시퀀스를 파괴한다. 예를 들면, 9비트 코드 패턴의 8번째비트에서의 에러는 후속의 코드 패턴의 첫번째 비트에서의 에러와 함께 발생할 가능성이 높은데 그 이유는 동기화 코드의 개시부나 종단부에 0 비트가 없기 때문이다. 9비트 동기화 바이트에서의 최초 및 최종 바이트는 패턴 매칭에 사용되지 않기 때문에, 이러한 에러는 최초 동기화 바이트 코드만을 파괴한다. 이를 고려하면, 통상적인 방법에서는 올바른 바이트 동기화를 성취하기 위해 임의의 3회 반복된 9비트 코드 시퀀스에서 1개의 불량한 샘플 조합이 허용된다. 그러나, 27비트 코드 패턴에서의 2 내지 4개의 불량한 비트 샘플 조합은 동기화 실패 또는 오동기화 상태를 초래할 수도 있다. 27비트 동기화 패턴에서 5개를 초과하는 불량한 비트 샘플 조합이 있으면 동기화 실패가 야기된다.
따라서, 통상적인 바이트 동기화 방법은 동기화 패턴(27 비트)이 길다는 단점을 갖는다. 또한, 동기화 실패 및/또는 오동기화 상태의 확률은 무시할 만한 것이 아니다. 예를 들면, 1개의 불량한 샘플 조합이 2 코드 비트 에러를 초래하기 때문에, 동기화 실패 및/또는 오동기화 상태의 확률은 다음과 같은 수학식을 이용하여 계산된다.
여기서 Perr는 (수학식 2)로부터 얻어지고, n = 27이며, m = 1이다. 도 6에서의 Perr값을 이용하여, Psync fail은 도 16에 도시된 바와 같이 계산된다(곡선 161).도 6으로부터, SNR = 16 ㏈에 대해 Psync fail은 3.1×10-6이다. 또한, 특수 동기화 패턴을 기록하기 위해서는 기록 마그넷 트리밍 기법이 필요하다.
따라서, 동기화 패턴을 기록함에 있어서 기록 마그넷 트리밍을 필요로 하지 않으면서도 통상적인 바이트 동기화 방법보다 확실한 바이트 동기화를 제공하면서 보다 짧은 동기화 패턴을 사용하는 시스템 및 방법이 필요하게 된다.
도 1은 비터비 검출기에 대한 대칭형 심볼 시퀀스의 가능한 경우를 도시한 도면.
도 2a 및 2b는 도 1에 도시된 경우 1에 대해 양호한 샘플 검출 회로 및 불량한 샘플 검출 회로의 각각을 예시적으로 도시한 도면.
도 3a 및 3b는 도 1에 도시된 경우 2에 대해 양호한 샘플 검출 회로 및 불량한 샘플 검출 회로의 각각을 예시적으로 도시한 도면.
도 4a 및 4b는 도 1에 도시된 경우 3에 대해 양호한 샘플 검출 회로 및 불량한 샘플 검출 회로의 각각을 예시적으로 도시한 도면.
도 5a 및 5b는 도 1에 도시된 경우 4에 대해 양호한 샘플 검출 회로 및 불량한 샘플 검출 회로의 각각을 예시적으로 도시한 도면.
도 6은 수학식 (2)에 따른 비터비 검출기 에러 확률(Perr) 대 신호 대 잡음비(SNR)의 그래프를 도시하는 도면.
도 7은 통상적인 바이트 동기화 회로의 개략적인 블록도.
도 8은 도 7의 통상적인 바이트 동기화 회로에 대한 타이밍도.
도 9는 도 7의 통상적인 바이트 동기화 회로와 관련하여 동작하는 통상적인 마그넷 트리밍 회로를 포함하는 통상적인 기록 회로의 개략적인 블록도.
도 10은 동기화 패턴 (111...111101111111101111111101111...11)에 대한 4개의 가능한 마그넷 패턴을 도시한 도면.
도 11은 본 발명에 따른 에러 정정 코드(ECC) 바이트 동기화 검출기 회로의 개략적인 블록도.
도 12a는 통상적인 벡터 감산기 회로의 개략적인 블록도.
도 12b는 본 발명에 따른 벡터 감산기 회로의 개략적인 블록도.
도 13은 본 발명에 따른 오프셋 가산기 회로의 개략적인 블록도.
도 14는 본 발명에 따른 최적화된 반가산기 회로의 개략적인 블록도.
도 15는 본 발명에 따른 최적화된 거리 디코더 회로의 개략적인 블록도.
도 16은 종래 기술 및 본 발명에 대한 바이트 동기화 실패 또는 오동기화 확률(Perr) 대 신호 대 잡음비(SNR)를 도시하는 그래프.
도면의 주요 부분에 대한 부호의 설명
110 : 바이트 동기화 검출기 회로 111 : 거리 디코더 회로
112 : 코드 검출기 회로 113 : 비트 카운터
114 : 윈도우 생성기 120 : 벡터 감산기 회로
130 : 오프셋 가산기 회로
본 발명은 동기화 패턴을 기록하는데 있어서 기록 마그넷 트리밍을 필요로 하지 않고서도 통상적인 방법보다 확실한 동기화를 제공하면서 보다 짧은 동기화 패턴을 사용하는 시스템 및 방법을 제공한다. 본 발명은 바이트 동기화를 검출하기 위해 ECC(에러 정정 코드)를 사용하고 해밍 거리 dH를 체크한다. 본 발명의 장점은, 벡터 감산기 회로가 현재의 판독 데이터 패턴 및 동기화 비트 패턴간의 차분 벡터를 결정하고, 오프셋 가산기 회로가 현재의 해밍 거리 dH curr및 다음의 해밍 거리 dH next간의 차를 현재의 판독 데이터 패턴의 해밍 거리에 가산함으로써 다음의 판독 데이터 패턴의 해밍 거리를 결정하는 바이트 동기화 검출 시스템 및 방법에 의해 제공된다. 오프셋 가산기 회로가 현재의 판독 데이터 패턴의 해밍 거리 및 다음의 판독 데이터 패턴의 해밍 거리간의 차를 결정한다. 동기화 비트 패턴은 사전설정된 신호, 또는 비트의 사전설정된 시퀀스로부터 형성되고, 16 내지 18의 비트 길이를 가지며, 16 비트 길이가 바람직하다.
본 발명에 따르면, 벡터 감산기 회로는 쉬프트 레지스터만을 포함한다. 쉬프트 레지스터는 다수의 순차적으로 접속된 래치로부터 형성된다. 각각의 래치 출력은 동기화 패턴의 인접한 비트의 배타적 논리합 연산된 결과에 대응한다. ECC 동기화 패턴내의 인접한 비트가 상이한 경우, 대응하는 래치의 상보형(반전) 출력이 다음의 래치에 접속된다. 인접한 비트가 동일한 경우, 참(비반전) 출력이 다음의 래치에 접속된다. 입력 벡터 및 ECC 동기화 패턴 벡터간의 차분 벡터는 감산기 또는 배타적 논리합 게이트를 사용하지는 않지만, 벡터 감산기 출력(b0,b1,...,b15)이 입력 벡터 및 ECC 동기화 패턴 벡터간의 차분 벡터를 형성한다.
본 발명은 예시적일 뿐이지 제한되는 것이 아니며, 첨부되는 도면에서 유사한 참조 부호는 유사한 구성요소를 나타낸다.
본 발명은 통상적인 방법보다 확실한 동기화를 제공하는 에러 정정 코드(ECC) 바이트 동기화 방법을 사용하는 시스템 및 방법을 제공한다. 또한, 본 발명은 통상적인 방법보다 짧은 동기화 코드 길이를 사용한다. 본 발명은 통상적인 바이트 동기화 시스템만큼 복잡한 구성을 사용하지는 않으며, 따라서 보다 작은 게이트 지연을 가지며 통상적인 방법의 하드웨어보다 적은 하드웨어에 의해 동작한다.
본 발명은 16비트 패턴에 대해 적어도 9의 해밍 거리를 갖고 18비트 패턴에 대해 적어도 10의 해밍 거리를 갖는 16 비트 내지 18 비트의 ECC 패턴을 사용한다. 따라서, 본 발명의 ECC 패턴은 4개 한도의 에러(2개의 불량한 샘플)를 정정할 수 있다. 표 1은 VCO 비트 동기화에 있어서, 모두 "1"인 패턴에 대해 d = 9 또는 10의 최소 해밍 거리를 갖는 바람직한 ECC 패턴을 도시하고 있다.
표 1에 도시된 ECC 패턴을 사용함으로써, s개 한도의 에러가 정정될 수 있고, s + t개 한도의 에러가 검출될 수 있는데, 여기서 2s + t ≤ d - 1이다. 이들 코드에 대해, 최대 s는 4이다. 따라서, 9의 거리를 갖는 코드가 사용될 때, 4개 한도의 에러가 정정될 수 있다. 표 1에 도시된 ℓ = 16, 17, 18의 길이를 갖는 패턴의 장점은 올바른 동기화를 성취하는데 있어서 패턴내의 어느 곳에서도 2개 한도의 불량한 샘플 조합이 허용되며, ℓ개의 연속적인 패턴내에서 3개 이상의 불량한 샘플 조합에 의해 동기화 실패 또는 비동기화 상태가 초래될 수 있다는 점이다.
n개의 연속적인 샘플내에서 m개를 초과하는 불량한 샘플 조합의 확률 P(E>m)은 (수학식 3)에 의해 주어진다. 이 확률은 Psync fail이다.
길이 ℓ과 최소 거리 d(정정 수 s ≤ d/2)를 갖는 코드가 사용될 때, n과 m은 각각 ℓ과 s/2이다. 통상적인 바이트 동기화 방법에서는 2개의 불량한 샘플 조합이 발생할 때 동기화 실패가 생길 수 있다. 통상적인 경우에 대해, n과 m은 각각 27과 1이다. 본 발명에 따라 16의 패턴 길이가 사용될 때, n과 m은 각각 16과 2이다. 도 16은 16비트 ECC 패턴에 대한 동기화 실패의 확률 Psync fail을 도시한다(곡선 162). Psync fail은 통상적인 방법에 의한 경우 SNR = 16 ㏈에서의 3.1×10-6로부터 본 발명의 동기화 패턴의 SNR = 16 ㏈에서의 4.7×10-10까지 향상된다. 마찬가지로, Psync fail은 통상적인 방법에 의한 경우 SNR = 19 ㏈에서의 1.8×10-12로부터 본 발명의 동기화 패턴의 SNR = 19 ㏈에서의 1.5×10-16까지 향상된다.
도 11은 본 발명의 ECC 바이트 동기화 검출기 회로(110)의 개략적인 블록도이다. 바이트 동기화 검출기 회로(110)는 벡터 감산기 회로(120), 오프셋 가산기 회로(130), 거리 디코더 회로(111), 코드 검출기 회로(112)를 포함한다. 벡터 감산기 회로(120) 및 오프셋 가산기 회로(130)는 회로(110)의 주요 부분을 형성하는데, 영(0) 벡터 및 에러 벡터간의 해밍 거리를 획득하기 위한 ECC 코드 성분의 벡터 감산 및 가산을 수행한다. 비트 카운터(113) 및 윈도우 발생기(114)는 ECC 코드가 발생하는 것으로 예상되는 기간 동안 검출 윈도우를 생성하도록 잘 알려진 방식으로 동작한다. 도 12b는 벡터 감산기 회로(120b)의 개략적인 블록도이다. 도 13은 오프셋 가산기 회로(130)의 개략적인 블록도이다.
도 12a는 통상적인 벡터 감산기 회로(120a)를 도시하는데, 이는 데이터 쉬프트 레지스터(121), ECC 레지스터(122), 다수의 배타적 논리합(XOR) 게이트(123a-123p)를 포함한다. 데이터 쉬프트 레지스터(121), ECC 레지스터(122), 게이트(123)의 비트 수는 ECC 패턴에 사용된 비트 수와 같다. 본 발명에서는 보다 짧은 ECC를 사용하므로, 보다 적은 하드웨어가 필요하게 된다. 바람직하게, 본 발명의 ECC 패턴은 16 비트를 사용한다. 데이터 쉬프트 레지스터(121)는 비터비 검출기(도시되지 않음)로부터 판독 데이터를 수신한다. 데이터 쉬프트 레지스터(121)의 출력 및 ECC 레지스터(122)의 출력은 게이트(123a-123p)에 의해 배타적 논리합 연산되어, 오프셋 가산기(130)에 인가될 출력 벡터를 생성한다. 도 12a의 복잡한 회로 대신에, 본 발명은 도 12b에 도시된 보다 간단하고 고속의 회로를 사용한다.
도 12b는 벡터 감산기(120b)의 개략적인 블록도이다. 벡터 감산기(120b)는 래치(124a-124p)를 포함한다. 래치(124)의 수는 본 발명의 ECC 코드에 사용된 비트 수와 같다. 각각의 래치(124)의 출력 또는 그 보수는 도 12b에 도시된 바와 같이, 다음의 래치 입력에 하드 와이어된다. 즉, 점선으로 도시된 프레임내에서 ECC의 2개의 연속적인 심볼이 동일한 경우, 물리적으로 대응하는 래치의 출력은 다음 래치의 입력에 직접 접속되고, 도 12b에서 TL 래치로서 표시되어 있다. 2개의 연속적인 심볼이 상이한 경우, 래치 출력의 보수가 다음 래치의 입력에 직접 접속되고, 도 12b에서 CL 래치로서 표시되어 있다. 도 12b는 표 1에서 예시적인 16비트 ECC 코드의 일부로서 TL 및 CL 래치(124)의 대응하는 구성을 도시한다.
벡터 감산기(120b)가 ECC 패턴의 길이와 동일한 수의 출력을 갖기는 하지만, 출력의 약 절반은 패턴의 이전 비트와 동일한 값을 갖는다. 따라서, 벡터 가산은 반전(flip) 내지 변화할 것으로 예상되는 특정 비트만을 사용하여 수행될 수 있다. TL 래치는 다음 상태에서 후속의 래치에 "1" 또는 "0"을 전파하기만 하기 때문에, 모든 래치가 TL 래치이면 어떠한 거리 변화도 생기지 않는다. 즉, CL 래치가 존재하면 거리 변화가 생기게 된다. CL 래치 출력이 "0"인 경우, 다음 사이클에서 "1"이 후속의 래치로 전파되어, 해밍 거리가 1만큼 증가될 것이다. 반대로, CL 래치 출력이 "1"이 경우, 해밍 거리는 1만큼 감소될 것이다. 이에 따라, 해밍 거리의 차(델타)는 단지 CL 래치의 출력을 체크함으로써 계산된다. 도 12b의 회로는 표 1에서 16 비트 ECC 코드를 기초로 하여 이루어지고, 그 CL 래치의 출력은 "b15 bar, b14 bar, b11 bar, b9 bar, b8 bar, b6 bar, b5 bar, b4 bar, b3 bar"이다. "bi bar"에 의한 해밍 거리 델타 "delta 1"은 상기한 다음의 수학식과 같이
가 되는데, 여기서 x는 상기한 "bi bar" 그룹중 "1"의 갯수이다. "b0 bar" 및 "data in bar"에 의한 해밍 거리 델타 "delta 2"는 다음의 수학식과 같이
가 된다. 시간 n에서의 해밍 거리, 즉 dn은 다음의 수학식과 같이 시간 n-1에서의 거리 dn-1의 관점으로 표현된다.
(수학식 4)와 (수학식 5)의 delta 1 및 delta 2를 (수학식 6)에 대입하면, 다음과 같은 수학식, 즉
이 얻어진다.
(수학식 7)을 기초로 하여, 오프셋 가산기 회로(130)(도 14 참조)는 dn-1의 초기값을 필요로 한다. 따라서, 판독 동작 이전에, 오프셋 가산기 회로(130)는 9의 값으로 프리세트되는데, 이 값은 VCO 비트 동기화에 사용된 모두 "1"인 벡터와 ECC 패턴간의 거리이다.
도 13은 전가산기(full adder; FA)(131-135), 게이트(136-139), 최적화된 반가산기(half-adder; HA)(140), 5비트 전가산기(141), 5비트 레지스터(142)를 포함하는 오프셋 가산기 회로(130)를 도시하고 있다. 오프셋 가산기 회로(130)는 먼저 현재 심볼의 해밍 거리 및 다음 심볼의 해밍 거리간의 차(오프셋)를 계산한다. 그 다음에, 이 오프셋은 현재의 거리에 가산되어 다음 패턴의 거리를 획득한다. 오프셋 가산기(130)는 2x와 (dn-1+ b0 bar - 10)을 병렬로 계산한다. 따라서, 통상적인 방법에 비해 더 적은 단(stage)을 사용하여 더 작은 지연을 가지고도 다중값 가산이 구현된다. 따라서, 통상적인 방법에 의해 생기는 증가된 시간 지연을 보상하는데에 부가적인 래치가 필요하지 않다. 또한, 오프셋 가산기 회로(130)는 최종 가산기 입력에서의 데이터 스큐를 감소시키고, 필요한 전가산기의 수를 감소시킨다.
도 14는 최적화된 반가산기 회로(140)의 개략적인 블록도이다. 반가산기 회로(140)는 전가산기(143a-143d)로 대체된다. 전가산기(143a-143d)는 12개의 게이트(144a-144ℓ)로부터 형성된다. 도 15는 dn≤ 4를 검출하는 최적화된 거리 디코더 회로(111)의 개략적인 블록도이다. 거리 디코더(111)는 4개의 게이트(111a-111d)로부터 형성된다.
본 발명은 예시된 실시예와 관련하여 기술되었으나, 본 발명의 정신 및 범위로부터 벗어나지 않고 수정이 행해질 수 있음이 이해될 것이다.
상기한 바와 같은 본 발명에 따르면, 동기화 패턴을 기록하는 기록 마그넷 트리밍을 필요로 하지 않고 통상적인 바이트 동기화 방법보다 확실한 바이트 동기화를 제공하면서 보다 짧은 동기화 패턴을 사용할 수 있게 된다.

Claims (6)

  1. 바이트 동기화 검출 회로에 있어서,
    ① 현재의 판독 데이터 패턴 및 동기화 비트 패턴간의 에러 벡터를 결정하는 벡터 감산기 회로와,
    ② 상기 벡터 감산기 회로에 의해 결정된 에러 벡터의 선택된 비트를 사용하여, 현재의 에러 벡터로부터 상기 동기화 비트 패턴까지의 해밍 거리 및 다음의 에러 벡터로부터 상기 동기화 비트 패턴까지의 해밍 거리간의 차를 현재의 판독 데이터 패턴의 거리에 가산함으로써 상기 다음의 판독 데이터 패턴의 거리를 결정하는 오프셋 가산기 회로를 포함하는
    바이트 동기화 검출 회로.
  2. 제 1 항에 있어서,
    상기 오프셋 가산기 회로는 또한 상기 현재의 판독 데이터 패턴으로부터 상기 동기화 비트 패턴까지의 해밍 거리 및 상기 다음의 판독 데이터 패턴으로부터 상기 동기화 비트 패턴까지의 해밍 거리의 차를 결정하는 바이트 동기화 검출 회로.
  3. 제 2 항에 있어서,
    상기 벡터 감산기 회로는 다수의 순차적으로 접속된 래치로부터 형성된 쉬프트 레지스터를 포함하고, 각각의 래치는 2개의 인접한 동기화 비트 패턴의 배타적 논리합 연산 결과에 대응하는 출력 극성을 가지며, 상기 동기화 비트 패턴은 제 1 및 제 2 사전설정된 출력 극성의 사전설정된 시퀀스로부터 형성되고, 상기 래치의 출력은 상기 현재의 판독 데이터 패턴 및 상기 동기화 비트 패턴간의 에러 벡터를 생성하는 바이트 동기화 검출 회로.
  4. 제 3 항에 있어서,
    상기 각각의 래치의 출력 극성은 "1" 및 "0"중 하나를 나타내는 신호인 바이트 동기화 검출 회로.
  5. 바이트 동기화 방법에 있어서,
    ① 현재의 판독 데이터 패턴 및 동기화 비트 패턴간의 에러 벡터를 결정하는 단계와,
    ② 상기 에러 벡터의 선택된 비트를 사용하여 결정된 해밍 거리의 차를 상기 현재의 판독 데이터 패턴의 해밍 거리에 가산함으로써 다음의 판독 데이터 패턴의해밍 거리를 결정하는 단계를 포함하는
    바이트 동기화 방법.
  6. 제 5 항에 있어서,
    상기 현재의 판독 데이터 패턴으로부터 상기 동기화 비트 패턴까지의 해밍 거리 및 상기 다음의 판독 데이터 패턴으로부터 상기 동기화 비트 패턴까지의 해밍 거리간의 차를 결정하는 단계를 더 포함하는 바이트 동기화 방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4029498B2 (ja) * 1998-10-22 2008-01-09 ソニー株式会社 ビタビ検出方法並びにビタビ検出装置
EP1269637A1 (en) * 2000-03-31 2003-01-02 Koninklijke Philips Electronics N.V. Error correcting integrated circuit and method
US7032140B2 (en) 2001-05-07 2006-04-18 Hitachi Global Storage Technologies Netherlands B.V. Method and system for synchronization in the presence of thermal asperity
US6557667B1 (en) 2001-11-05 2003-05-06 Roney A. Ward Construction material holding system
US7082566B2 (en) * 2001-11-09 2006-07-25 Kabushiki Kaisha Toshiba Signal quality evaluation method, information recording/reproducing system, and recording compensation method
GB2400001A (en) * 2003-03-27 2004-09-29 Tandberg Television Asa Constraining a Viterbi decoding trellis using known synchronisation bits
US7388938B2 (en) * 2004-05-28 2008-06-17 Hitachi Global Storage Technologies-Netherlands B.V. Method for bit-byte synchronization in sampling a data string
US7430196B2 (en) * 2005-01-14 2008-09-30 Nokia Corporation Transmission systems
US7562283B2 (en) * 2005-12-27 2009-07-14 D.S.P. Group Ltd. Systems and methods for error correction using binary coded hexidecimal or hamming decoding
US8429468B2 (en) * 2010-01-27 2013-04-23 Sandisk Technologies Inc. System and method to correct data errors using a stored count of bit values
EP2863566B1 (en) 2013-10-18 2020-09-02 Université de Nantes Method and apparatus for reconstructing a data block
US9998278B2 (en) * 2015-09-07 2018-06-12 Rohde & Schwarz Gmbh & Co. Kg Method and apparatus for synchronization of a decoding unit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0472933A (ja) * 1990-07-13 1992-03-06 Sony Corp 同期パターン検出方法
JPH0620390A (ja) * 1992-07-03 1994-01-28 Sony Corp 同期パターン検出装置
US5406569A (en) * 1991-10-31 1995-04-11 Sony Corporation Error correcting apparatus for digital data and digital synchronizing detecting apparatus
US5448571A (en) * 1994-04-26 1995-09-05 International Business Machines Corporation Method and apparatus for determining byte synchronization within a serial data receiver
JPH0998371A (ja) * 1995-09-29 1997-04-08 Sony Corp 同期信号検出回路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4644564A (en) * 1983-08-05 1987-02-17 International Business Machines Corporation Decoding the output signal of a partial-response class-IV communication or recording device channel
GB8425549D0 (en) * 1984-10-10 1984-11-14 Ici Plc Ratchet mechanism
US4710920A (en) * 1986-06-19 1987-12-01 General Datacomm, Inc. Bit interleaved multiplexer system providing byte synchronization for communicating apparatuses
US4847877A (en) * 1986-11-28 1989-07-11 International Business Machines Corporation Method and apparatus for detecting a predetermined bit pattern within a serial bit stream
US4933786A (en) * 1988-09-21 1990-06-12 Maxtor Corporation Fault tolerant index patterns and decoding means
US5010559A (en) * 1989-06-30 1991-04-23 Sgs-Thomson Microelectronics, Inc. System for synchronizing data frames in a serial bit stream
DE68920739T2 (de) * 1989-08-16 1995-06-29 Ibm Daten-Kodierung für den Sofortstart von PRML-Empfängern.
JPH07112189B2 (ja) * 1989-12-07 1995-11-29 日本電気株式会社 信号検出方式
US5327440A (en) * 1991-10-15 1994-07-05 International Business Machines Corporation Viterbi trellis coding methods and apparatus for a direct access storage device
US5196849A (en) * 1992-01-31 1993-03-23 International Business Machines Corporation Method and apparatus for implementing PRML codes with maximum ones
US5357520A (en) * 1992-01-31 1994-10-18 International Business Machines Corporation Method and apparatus for precompensation value determination in a PRML data channel
US5280489A (en) * 1992-04-15 1994-01-18 International Business Machines Corporation Time-varying Viterbi detector for control of error event length
JP2755045B2 (ja) * 1992-05-26 1998-05-20 日本電気株式会社 ビタビ復号器
US5341387A (en) * 1992-08-27 1994-08-23 Quantum Corporation Viterbi detector having adjustable detection thresholds for PRML class IV sampling data detection
US5260703A (en) * 1992-08-27 1993-11-09 Quantum Corporation Data encoding and decoding within PRML class IV sampling data detection channel of disk drive
US5497384A (en) * 1993-12-29 1996-03-05 International Business Machines Corporation Permuted trellis codes for input restricted partial response channels

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0472933A (ja) * 1990-07-13 1992-03-06 Sony Corp 同期パターン検出方法
US5406569A (en) * 1991-10-31 1995-04-11 Sony Corporation Error correcting apparatus for digital data and digital synchronizing detecting apparatus
JPH0620390A (ja) * 1992-07-03 1994-01-28 Sony Corp 同期パターン検出装置
US5448571A (en) * 1994-04-26 1995-09-05 International Business Machines Corporation Method and apparatus for determining byte synchronization within a serial data receiver
JPH0998371A (ja) * 1995-09-29 1997-04-08 Sony Corp 同期信号検出回路

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