KR100298440B1 - Semiconductor memory device and method for fabricating the same - Google Patents
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Abstract
반도체 메모리 장치 및 그 제조방법에 관한 것으로 특히, 커패시터의 면적을 넓혀 커패시턴스를 증가하기에 적당한 반도체 메모리 장치 및 그 제조방법에 관한 것이다. 이와 같은 반도체 메모리 장치는 반도체 기판, 상기 반도체 기판상에 콘택홀을 갖고 형성된 절연막, 상기 콘택홀을 포함한 절연막상에 형성되며, 레이아웃상에서 십자형상으로 형성된 스토리지 노드, 상기 스토리지 노드 표면에 형성된 유전막, 상기 유전막을 포함한 절연막상에 형성된 플레이트 노드를 포함한다.TECHNICAL FIELD The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly, to a semiconductor memory device and a method of manufacturing the same, which are suitable for increasing capacitance by widening an area of a capacitor. Such a semiconductor memory device includes a semiconductor substrate, an insulating film formed with a contact hole on the semiconductor substrate, a storage node formed on the insulating film including the contact hole and formed in a cross shape on a layout, a dielectric film formed on a surface of the storage node, and And a plate node formed on the insulating film including the dielectric film.
Description
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로 특히, 커패시터의 면적을 넓혀 커패시턴스를 증가하기에 적당한 반도체 메모리 장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method for manufacturing the same, and more particularly, to a semiconductor memory device and a method for manufacturing the same, which are suitable for increasing capacitance by widening a capacitor area.
이하에서, 종래 반도체 메모리 장치 및 그 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a conventional semiconductor memory device and a method of manufacturing the same will be described with reference to the accompanying drawings.
도 1은 종래 반도체 메모리 장치의 레이아웃도이고, 도 2는 도 1의 Ⅰ-Ⅰ′선에 따른 단면 구조도이다.1 is a layout diagram of a conventional semiconductor memory device, and FIG. 2 is a cross-sectional structural view taken along line II ′ of FIG. 1.
종래 반도체 메모리 장치는 도 1 및 도 2에 나타낸 바와 같이, 반도체기판(1)상에 콘택홀(3)을 갖고 형성된 절연막(2)과, 상기 콘택홀(3) 및 콘택홀(3)에 인접한 절연막(2)상에 형성된 스토리지 노드(4)와, 상기 스토리지 노드(4) 표면에 형성된 유전막(5)과, 상기 유전막(5) 전면에 형성된 플레이트 노드(6)를 포함한다.As shown in FIGS. 1 and 2, a conventional semiconductor memory device includes an insulating film 2 formed with a contact hole 3 on a semiconductor substrate 1, and adjacent to the contact hole 3 and the contact hole 3. A storage node 4 formed on the insulating film 2, a dielectric film 5 formed on the surface of the storage node 4, and a plate node 6 formed on the entire surface of the dielectric film 5.
이때, 상기 스토리지 노드(4) 및 유전막(5)을 포함한 플레이트 노드(6)는 커패시터(7)를 이룬다.In this case, the plate node 6 including the storage node 4 and the dielectric layer 5 forms a capacitor 7.
그리고, 미설명 부호 8은 활성영역(active region)을 나타낸 것이다.Reference numeral 8 denotes an active region.
이때, 도면상에 도시하지는 않았지만, 상기 절연막(2)을 형성하는 공정전에 게이트 전극을 형성하기 위한 공정이 실시된다. 즉, 게이트 전극을 형성한다음 커패시터(7)를 형성하기 위한 공정을 진행하는 것으로 상기 절연막(2)은 층간 절연막(ILD : Inter Layer Dielectric)이다. 그리고, 상기 게이트 전극은 상기 콘택홀(3) 측면의 층간 절연막(2)내에 형성된다.At this time, although not shown in the drawing, a process for forming a gate electrode is performed before the process of forming the insulating film 2. That is, after forming a gate electrode, a process for forming a capacitor 7 is performed. The insulating film 2 is an interlayer dielectric (ILD). The gate electrode is formed in the interlayer insulating film 2 on the side of the contact hole 3.
그리고, 상기 콘택홀(3)하부의 반도체기판(1)에는 소오스/드레인으로 사용할 불순물 영역(도시하지 않음)이 형성되어 있다.An impurity region (not shown) to be used as a source / drain is formed in the semiconductor substrate 1 under the contact hole 3.
또한, 상기 커패시터(7)를 레이아웃상에서 보면 타원형으로 형성된 것을 알 수 있다. 즉, 도 1에서 나타낸 바와 같이, 활성영역(8)이 수평한 방향으로 긴 형태의 직사각형 구조로 형성되어 있기 때문에 상기 커패시터(7)를 수직한 방향으로 형성할 경우에는 이웃하는 커패시터(7)와 단락(short)될 수 있기 때문이다. 이때, 상기 활성영역(8)의 양측 에지부분(E1)(E2)은 상기 활성영역(8)에 수직한 방향으로 형성된 다른 활성영역(8)과 소정거리 오버랩되어 있다.In addition, it can be seen that the capacitor 7 is formed in an elliptical shape on the layout. That is, as shown in FIG. 1, since the active region 8 is formed in a rectangular structure having an elongated shape in a horizontal direction, when the capacitor 7 is formed in a vertical direction, the adjacent capacitor 7 Because it can be short. At this time, both edge portions E 1 and E 2 of the active region 8 overlap a predetermined distance with other active regions 8 formed in a direction perpendicular to the active region 8.
도 3a 내지 도 3c는 종래 반도체 메모리 장치의 제조공정 단면도이다.3A to 3C are cross-sectional views illustrating a manufacturing process of a conventional semiconductor memory device.
먼저, 도 3a에 나타낸 바와 같이, 반도체기판(1)상에 절연막(2)을 증착한다음 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 노드(node)용 콘택홀(3)을 형성한다.First, as shown in FIG. 3A, an insulating film 2 is deposited on the semiconductor substrate 1, and then selectively patterned (photolithography process + etching process) to form a contact hole 3 for a node.
도 3b에 나타낸 바와 같이, 상기 콘택홀(3)을 포함한 절연막(2) 전면에 스토리지 노드용 제 1 폴리실리콘층을 형성한다. 이어서, 상기 폴리실리콘층상에 감광막(PR)을 도포한다음 노광 및 현상공정으로 스토리지 노드 영역을 정의하여 스토리지 노드 영역에만 남도록 상기 감광막(PR)을 패터닝한다. 이어서, 패터닝된 상기 감광막(PR)을 마스크로 이용한 식각공정으로 상기 제 1 폴리실리콘층을 선택적으로 제거하여 스토리지 노드(4)를 형성한다. 이때, 상기 감광막(PR)을 레이아웃상에서 보면 타원형상으로 되도록 패터닝한다.As shown in FIG. 3B, the first polysilicon layer for the storage node is formed on the entire surface of the insulating film 2 including the contact hole 3. Subsequently, the photoresist film PR is coated on the polysilicon layer, and the photoresist film PR is patterned so that the storage node region remains in the storage node region by an exposure and development process. Subsequently, the first polysilicon layer is selectively removed by an etching process using the patterned photoresist PR as a mask to form the storage node 4. In this case, the photoresist film PR is patterned to have an elliptical shape when viewed from the layout.
도 3c에 나타낸 바와 같이, 상기 감광막(PR)을 제거한다음 상기 스토리지 노드(4)표면에 유전막(5)과 상기 유전막(5)상에 플레이트 노드용 제 2 폴리실리콘층을 형성한다음 유전막(5)상에 남도록 선택적으로 패터닝하여 플레이트 노드(6)를 형성하여 스토리지 노드(4), 유전막(5) 및 플레이트 노드(6)로 구성된 커패시터(7)를 완성한다.As shown in FIG. 3C, the photoresist film PR is removed and a second polysilicon layer for plate nodes is formed on the dielectric film 5 and the dielectric film 5 on the surface of the storage node 4 and then on the dielectric film 5. The plate node 6 is selectively patterned so as to remain on the platelet to form the plate node 6, thereby completing the capacitor 7 composed of the storage node 4, the dielectric film 5 and the plate node 6.
종래 반도체 메모리 장치 및 그 제조방법에 있어서는 다음과 같은 문제점이 있었다.The conventional semiconductor memory device and its manufacturing method have the following problems.
첫째, 타원 원통 형태로 커패시터를 형성할 경우 커패시터간의 대각선간에 공간이 많으므로 커패시턴스의 향상에 제한이 있었다.First, in the case of forming a capacitor in the shape of an elliptic cylinder, there is a limit in the improvement of capacitance because there is a lot of space between the diagonals between the capacitors.
둘째, 단위 셀간의 단락(short)을 방지하기 위해서는 커패시터끼리의 단락(段落)을 유지하기 위한 최소 간격이 필요하며, 원통형상의 커패시터가 만나는 것을 방지하기 위해 커패시터의 면적을 줄일 경우 커패시턴스를 충분히 확보하기 어려웠다.Second, in order to prevent shorts between unit cells, a minimum spacing is required to maintain shorts between capacitors, and sufficient capacitance is secured when the capacitor area is reduced to prevent cylindrical capacitors from meeting. It was difficult.
셋째, 상기한 바와 같은 이유로 커패시터의 높이를 높게 할 경우에는 단차가 커지므로 후공정이 어려운 문제점이 있었다.Third, when the height of the capacitor is increased for the reason as described above, there is a problem that the post-process is difficult because the step is increased.
본 발명은 상기한 바와 같은 종래 반도체 메모리 장치 및 그 제조방법의 문제점들을 해결하기 위하여 안출한 것으로 레이아웃상에서의 커패시터 형상을 타원형이 아닌 십자형상이나 요철형상으로 형성하여 커패시턴스를 향상할 수 있는 반도체 메모리 장치 및 그 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problems of the conventional semiconductor memory device and the manufacturing method as described above, the semiconductor memory device that can improve the capacitance by forming a capacitor shape in the layout of the cross-shaped or irregular shape instead of elliptical shape and Its purpose is to provide its manufacturing method.
도 1은 종래 반도체 메모리 장치의 레이아웃도1 is a layout diagram of a conventional semiconductor memory device
도 2는 도 1의 Ⅰ-Ⅰ′선에 따른 단면구조도2 is a cross-sectional structural view taken along the line II ′ of FIG. 1.
도 3a 내지 도 3c는 도 1의 Ⅰ-Ⅰ′선에 따른 제조공정 단면도3A to 3C are cross-sectional views of the manufacturing process taken along line II ′ of FIG. 1.
도 4은 본 발명 제 1 실시예에 따른 반도체 메모리 장치의 레이아웃도4 is a layout diagram of a semiconductor memory device according to a first embodiment of the present invention;
도 5는 도 4의 Ⅰ-Ⅰ′선에 따른 단면 구조도5 is a cross-sectional structural view taken along line II ′ of FIG. 4;
도 6a 내지 도 6c는 도 4의 Ⅰ-Ⅰ′선에 따른 제조공정 단면도6A to 6C are cross-sectional views of the manufacturing process taken along line II ′ of FIG. 4.
도 7은 본 발명 제 2 실시예에 따른 반도체 메모리 장치의 레이아웃도7 is a layout diagram of a semiconductor memory device according to a second embodiment of the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
11 : 반도체 기판 12 : 절연막11 semiconductor substrate 12 insulating film
13 : 노드 콘택홀 14 : 스토리지 노드13 node contact hole 14 storage node
15 : 유전막 16 : 플레이트 노드15 dielectric layer 16: plate node
17 : 커패시터 18 : 활성영역17 capacitor 18 active region
본 발명에 따른 반도체 메모리 장치는 반도체 기판, 상기 반도체 기판상에 콘택홀을 갖고 형성된 절연막, 상기 콘택홀을 포함한 절연막상에 형성되며, 레이아웃상에서 십자형상으로 형성된 스토리지 노드, 상기 스토리지 노드 표면에 형성된 유전막, 상기 유전막을 포함한 절연막상에 형성된 플레이트 노드를 포함하여 이루어진다. 그리고, 상기한 바와 같은 반도체 메모리 장치의 제조방법은 반도체 기판을 준비하는 단계, 상기 반도체 기판상에 절연막을 형성하는 단계, 노드 콘택홀 영역을 정의하여 노드 콘택홀 영역의 상기 절연막을 선택적으로 제거하여 노드 콘택홀을 형성하는 단계, 상기 노드 콘택홀 및 노드 콘택홀에 인접한 절연막상에 레이아웃상에서 십자형상으로 제 1 전도층을 형성하는 단계, 상기 제 1 전도층 표면에 유전막을 형성하는 단계, 상기 유전막을 포함한 절연막상에 제 2 전도층을 형성하는 단계를 포함한다.A semiconductor memory device according to the present invention includes a semiconductor substrate, an insulating film formed with a contact hole on the semiconductor substrate, a storage node formed on the insulating film including the contact hole, having a cross shape on a layout, and a dielectric film formed on a surface of the storage node. And a plate node formed on the insulating film including the dielectric film. The method of manufacturing a semiconductor memory device as described above may include preparing a semiconductor substrate, forming an insulating layer on the semiconductor substrate, defining a node contact hole region, and selectively removing the insulating layer in the node contact hole region. Forming a node contact hole, forming a first conductive layer on the insulating film adjacent to the node contact hole and the node contact hole in a cross shape on a layout, forming a dielectric film on a surface of the first conductive layer, the dielectric film Forming a second conductive layer on the insulating film including a.
이와 같은 본 발명 반도체 메모리 장치 및 그 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Such a semiconductor memory device and a method of manufacturing the same will be described with reference to the accompanying drawings.
도 4은 본 발명 제 1 실시예에 따른 반도체 메모리 장치의 레이아웃도이고, 도 5는 도 4의 Ⅰ-Ⅰ′선에 따른 단면 구조도이다.4 is a layout diagram of a semiconductor memory device according to a first exemplary embodiment of the present invention, and FIG. 5 is a cross-sectional structural view taken along line II ′ of FIG. 4.
본 발명 반도체 메모리 장치는 도 4 및 도 5에 나타낸 바와 같이, 반도체 기판(11)과, 상기 반도체 기판(11)상에 콘택홀(13)을 갖고 형성된 절연막(12)과, 상기 콘택홀(13)을 포함한 절연막(12)상에 형성되며, 레이아웃상에서 십자형상으로 형성된 스토리지 노드(14)와, 상기 스토리지 노드(14) 표면에 형성된 유전막(15)과, 상기 유전막(15)을 포함한 절연막(12)상에 형성된 플레이트 노드(16)를 포함한다.4 and 5, the semiconductor memory device of the present invention includes a semiconductor substrate 11, an insulating film 12 formed with a contact hole 13 on the semiconductor substrate 11, and the contact hole 13. Is formed on the insulating film 12 including the storage node 14 formed in a cross shape in the layout, the dielectric film 15 formed on the surface of the storage node 14, and the insulating film 12 including the dielectric film 15 Plate node 16 formed on the cross-section.
이때, 레이아웃상에서 십자(+) 형상의 상기 스토리지 노드(14) 및 유전막(15)을 포함한 플레이트 노드(16)는 커패시터(17)를 이룬다.In this case, the plate node 16 including the storage node 14 and the dielectric layer 15 having a cross shape (+) in the layout forms a capacitor 17.
그리고, 미설명 부호 18은 활성영역(active region)이다.Reference numeral 18 denotes an active region.
이때, 도면상에 도시하지는 않았지만, 상기 절연막(12)을 형성하는 공정전에 게이트 전극을 형성하는 공정을 실시한다. 그리고, 상기 게이트 전극은 종래와 동일한 구성을 갖는다.At this time, although not shown in the drawing, a process of forming a gate electrode is performed before the process of forming the insulating film 12. The gate electrode has the same configuration as the conventional one.
그리고, 상기 콘택홀(13)은 커패시터의 스토리지 노드 콘택홀로써 하부의 반도체기판(11)에는 소오스/드레인으로 사용할 불순물 영역(도시하지 않음)이 형성되어 있다.In addition, the contact hole 13 is a storage node contact hole of a capacitor, and an impurity region (not shown) to be used as a source / drain is formed in the lower semiconductor substrate 11.
이때, 상기 스토리지 노드(14)는 상기 콘택홀(13)내에 전도성 물질의 플러그(도시하지 않음)가 형성되도록 한후 상기 플러그를 포함한 플러그에 인접한 절연막(12)상에 형성되도록 할 수 있다. 또한, 상기 스토리지 노드(14)가 본 발명에서와 같이 단순한 플레이트형으로 형성된 것이 아닌 스택형 또는 실린더형의 구조를 갖도록 할 수 있다. 그리고, HSG(Hemispherical silicon growth)로 구성될 수도 있다.In this case, the storage node 14 may have a plug of a conductive material (not shown) formed in the contact hole 13 and then formed on the insulating layer 12 adjacent to the plug including the plug. In addition, the storage node 14 may have a stacked or cylindrical structure rather than a simple plate shape as in the present invention. And, it may be composed of HSG (Hemispherical silicon growth).
그리고, 상기 유전막(15)은 NO(silicon nitride + silicon oxide) 또는 Ta2O5, PZT, PLZT 및 BST 등의 강유전체막으로 형성된다.The dielectric film 15 is formed of a silicon nitride + silicon oxide (NO) or a ferroelectric film such as Ta 2 O 5 , PZT, PLZT, and BST.
또한, 상기 커패시터(17)를 레이아웃상에서 보면 십자형(+)으로 형성되어 있는데, 이때 상기 활성영역(18)은 레이아웃상에서 수직한 방향의 다른 활성영역(18)과 일측 에지(E11)가 오버랩된다. 즉, 활성영역(18)이 도 4에서 나타낸 바와 같이, 수평한 방향으로 직사각형의 구조를 갖고 있는 경우에 수평 방향보다는 수직한 방향으로 이웃하는 커패시터(17)와 가까워 질 경우 커패시터(17)가 서로 단락(short)될 수 있기 때문에 각 커패시터(17)가 대각선 방향으로 단락되는 것을 최대한 방지하기 위하여 일 활성영역(18)의 양측에지부분이 상기 활성영역(18)에 수직한 방향에 형성된 다른 활성영역(18)과 양측에지가 오버랩되지 않고 일측 에지(E11)만 오버랩되도록 한 것이다.In addition, when the capacitor 17 is viewed on the layout, it is formed in a cross shape (+), wherein the active region 18 overlaps one side edge E 11 with another active region 18 in a vertical direction on the layout. . That is, when the active region 18 has a rectangular structure in the horizontal direction, as shown in FIG. 4, when the capacitors 17 are closer to each other in the vertical direction than in the horizontal direction, the capacitors 17 are close to each other. In order to prevent the short circuit of each capacitor 17 in a diagonal direction because it may be shorted, other active regions formed at both sides of one active region 18 in a direction perpendicular to the active region 18. 18 and both edges do not overlap, and only one edge E 11 is overlapped.
도 6a 내지 도 6c는 도 4의 Ⅰ-Ⅰ′선에 따른 제조공정 단면도이다.6A to 6C are cross-sectional views of the manufacturing process taken along line II ′ of FIG. 4.
먼저, 도 6a에 나타낸 바와 같이, 반도체기판(11)상에 절연막(12)을 증착한다음 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 노드(node)용 콘택홀(13)을 형성한다.First, as shown in FIG. 6A, an insulating film 12 is deposited on the semiconductor substrate 11, and then selectively patterned (photolithography process + etching process) to form a contact hole 13 for a node.
도 6b에 나타낸 바와 같이, 상기 콘택홀(13)을 포함한 절연막(12) 전면에 스토리지 노드용 제 1 폴리실리콘층을 형성한다. 이어서, 상기 폴리실리콘층상에 감광막(PR)을 도포한다음 노광 및 현상공정으로 스토리지 노드 영역을 정의하여 스토리지 노드 영역에만 남도록 상기 감광막(PR)을 패터닝한다. 이어서, 패터닝된 상기 감광막(PR)을 마스크로 이용한 식각공정으로 상기 제 1 폴리실리콘층을 선택적으로 제거하여 스토리지 노드(14)를 형성한다. 이때, 상기 감광막(PR)을 레이아웃상에서 보면 십자(+)형상으로 되도록 패터닝한다. 그리고, 상기 스토리지 노드(14)는 상기 콘택홀(13)내에 전도성 물질의 플러그(도시하지 않음)를 형성한다음 형성할 수도 있고, 본 발명에서와 같이 단순한 플레이트형으로 형성된 것이 아닌 스택형 또는 실린더형의 구조를 갖도록 형성 할 수 있다. 그리고, 상기한 바와 같은 폴리실리콘대신에 HSG(Hemispherical silicon growth)를 이용하여 형성 할 수 있다.As shown in FIG. 6B, the first polysilicon layer for the storage node is formed on the entire surface of the insulating layer 12 including the contact hole 13. Subsequently, the photoresist film PR is coated on the polysilicon layer, and the photoresist film PR is patterned so that the storage node region remains in the storage node region by an exposure and development process. Subsequently, the storage layer 14 is formed by selectively removing the first polysilicon layer by an etching process using the patterned photoresist PR as a mask. At this time, the photoresist film PR is patterned to have a cross shape (+) when viewed on a layout. In addition, the storage node 14 may form and then form a plug (not shown) of a conductive material in the contact hole 13, and may not be formed in a simple plate shape as in the present invention. It can be formed to have a mold structure. And, instead of polysilicon as described above, it can be formed using HSG (Hemispherical silicon growth).
도 6c에 나타낸 바와 같이, 상기 감광막(PR)을 제거한다음 상기 스토리지 노드(14)표면에 유전막(15)과 상기 유전막(15)상에 플레이트 노드용 제 2 폴리실리콘층을 형성한다음 유전막(15)상에 남도록 선택적으로 패터닝하여 플레이트 노드(16)를 형성하여 커패시터(17)를 완성한다. 이때, 상기 유전막(17)은 Ta2O5, PZT, PLZT 및 BST 등의 강유전체막으로 형성한다.As shown in FIG. 6C, the photoresist film PR is removed and a second polysilicon layer for plate nodes is formed on the dielectric layer 15 and the dielectric layer 15 on the surface of the storage node 14. The plate node 16 is selectively patterned so as to remain on the top face to form the plate node 16 to complete the capacitor 17. In this case, the dielectric layer 17 is formed of a ferroelectric layer such as Ta 2 O 5 , PZT, PLZT, and BST.
도 7은 본 발명 제 2 실시예에 따른 반도체 메모리 장치의 레이아웃도이다.7 is a layout diagram of a semiconductor memory device according to a second embodiment of the present invention.
본 발명 제 2 실시예에 따른 반도체 메모리 장치는 본 발명 제 1 실시예를 나타낸 도 4 및 도 5와 동일한 구조를 갖고 있으나, 커패시터(17)의 형상이 레이아웃상에서 돌출부(凸)를 갖는 구조로 형성된 것이다.The semiconductor memory device according to the second embodiment of the present invention has the same structure as that of FIGS. 4 and 5 showing the first embodiment of the present invention, but the shape of the capacitor 17 has a structure having protrusions on the layout. will be.
이때, 돌출부를 갖는 구조로 형성된 커패시터(17)가 수직한 방향으로는 서로 엇갈린 상태에서 마주보는 형상으로 형성된다.At this time, the capacitors 17 formed in the structure having the protrusions are formed to face each other in a staggered state in the vertical direction.
본 발명에 따른 반도체 메모리 장치 및 그 제조방법에 있어서는 다음과 같은효과가 있다.The semiconductor memory device and its manufacturing method according to the present invention have the following effects.
첫째, 커패시터의 대각선 방향으로 커패시터로 사용하지 않던 공간에 커패시터가 형성되므로 커패시터간의 단락에 대한 우려 없이 커패시턴스를 향상시킬 수 있다.First, since a capacitor is formed in a space not used as a capacitor in a diagonal direction of the capacitor, the capacitance can be improved without a concern about a short circuit between the capacitors.
둘째, 커패서턴스를 향상시킬 수 있으므로 반도체 메모리 장치의 집적도를 향상시킬 수 있고, 커패시터 스토리지 노드의 수직 높이를 감소시킬 수 있어 후속공정을 진행할 때 단차 때문에 발생하는 문제를 방지할 수 있다.Second, since the capacitance can be improved, the integration density of the semiconductor memory device can be improved, and the vertical height of the capacitor storage node can be reduced, thereby preventing a problem caused by the step difference in the subsequent process.
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1998
- 1998-07-02 KR KR1019980026656A patent/KR100298440B1/en not_active IP Right Cessation
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| KR20000007365A (en) | 2000-02-07 |
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