KR940009619B1 - Method of manufacturing capacitor of semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 239000003990 capacitor Substances 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000000463 material Substances 0.000 claims abstract description 84
- 238000003860 storage Methods 0.000 claims abstract description 35
- 238000005530 etching Methods 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 64
- 229920002120 photoresistant polymer Polymers 0.000 claims description 32
- 238000000151 deposition Methods 0.000 claims description 9
- 238000000206 photolithography Methods 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 abstract description 3
- 238000000576 coating method Methods 0.000 abstract description 3
- 239000011810 insulating material Substances 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
Description
제 1a 도 내지 제 1c 도는 종래 방법에 의한 반도체장치의 커패시터 제조방법을 도시한 단면도.1A to 1C are cross-sectional views showing a capacitor manufacturing method of a semiconductor device by a conventional method.
제 2 도는 본 발명에 의한 반도체장치의 커패시터를 제조하기 위한 간략화 레이아웃도.2 is a simplified layout diagram for manufacturing a capacitor of a semiconductor device according to the present invention.
제 3a 도 내지 제 3f 도는 본 발명에 의한 반도체장치의 커패시터 제조방법의 일 실시예를 도시한 단면도.3A to 3F are cross-sectional views showing one embodiment of a capacitor manufacturing method of a semiconductor device according to the present invention.
제 4a 도 내지 제 4c 도는 본 발명에 의한 반도체장치의 커패시터 제조방법의 다른 실시예를 도시한 단면도.4A to 4C are cross-sectional views showing another embodiment of the capacitor manufacturing method of the semiconductor device according to the present invention.
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 셀커패시턴스 증가 및 신뢰성있는 소자제조를 위한 반도체 장치의 커패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device for increasing cell capacitance and producing a reliable device.
메모리셀 면적의 감소에 따른 셀 커패시턴스의 감소는 DRAM의 집적도 증가에 심각한 장애요인이 되고 있다. 이는 메모리셀의 독출능력을 저하시키고 소프트 에러율을 증가시킬 뿐만 아니라, 저전압에서의 소자동작을 어렵게 하여 작동시 전력소모를 과다하게 하기 때문에 반도체 메모리장치의 고집적회로를 위해서는 반드시 해결해야 할 과제이다.The decrease in cell capacitance due to the reduction of the memory cell area is a serious obstacle to the increase in DRAM density. This not only reduces the readability of the memory cell and increases the soft error rate, but also makes it difficult to operate the device at a low voltage, thereby consuming excessive power, which is a problem to be solved for the integrated circuit of the semiconductor memory device.
통상 약 1.5μ㎡의 메모리셀 면적을 가지는 64Mb급 DRAM에 있어서, 일반적인 2차원적 구조의 스택형 메모리셀을 사용할 경우, 오산화탄탈륨(Ta2O5)과 같은 고유전물질을 사용하더라도 충분한 셀커패시턴스를 얻기가 힘들기 때문에 3차원적 구조의 스택형 커패시터를 제안하여 커패시턴스 향상을 도모하고 있다. 이중 스택(Dubble stack)구조, 핀(Fin)구조, 원통형 전극(Cylindrical)구조, 스프레드 스택(Spread stack)구조, 및 박스(Box)구조는 메모리셀의 셀커패시턴스 증가를 위해 제안된 3차원적 구조의 스토리지전극들이다. 3차원적 구조의 스택형 셀커패시터 구조에 있어서, 특히 원통형 전극구조는 원통의 외면 뿐만 아니라 내면까지 유효 커패시터 영역으로 이용할 수 있어 64Mb급 메모리셀이나 그 이상급으로 고집적되는 메모리셀에 적합한 구조로 채택하고 있다.In a 64Mb DRAM having a memory cell area of about 1.5 μm 2, a sufficient cell capacitance is obtained even when a high-k material such as tantalum pentoxide (Ta 2 O 5 ) is used when using a stacked memory cell having a general two-dimensional structure. Since it is difficult to obtain, a three-dimensional stacked capacitor is proposed to improve capacitance. The double stack structure, fin structure, cylindrical electrode structure, spread stack structure, and box structure are proposed three-dimensional structures for increasing cell capacitance of memory cells. Storage electrodes. In the stacked cell capacitor structure of the three-dimensional structure, the cylindrical electrode structure can be used as an effective capacitor region not only on the outer surface of the cylinder but also on the inner surface thereof, and thus, it is adopted as a structure suitable for 64 Mb class memory cells or higher density memory cells. have.
제 1a 도 내지 제 1c 도는 종래 방법에 의한 반도체장치의 커패시터 제조방법을 도시한 단면도이다.1A to 1C are cross-sectional views showing a capacitor manufacturing method of a semiconductor device by a conventional method.
필드산화막(12)에 의해 활성영역 및 비활성영역으로 구분되어진 반도체기판(10)의 상기 활성영역에, 드레인영역(16) 및 상기 드레인영역과 접촉하는 비트라인(22)을 공유하며, 각각이 하나씩의 소오스영역(14) 및 게이트전극(18)을 구비한 트랜지스터를 형성한 후, 상기 트랜지스터를 다른 소자들(이후의 공정에 의해 제조되고 도전물질로 구성되는 소자물)로 부터 절연시키기 위한 절연물질(20)을 결과물 전면에 도포한다. 이어서 식각저지층(30)을 상기 절연물질(20) 전면에 형성하고, 소오스 영역상에 적층되어 있는 상기 절연물질과 식각저지층을 부분적으로 제거해냄으로써 스토리지전극을 소오스영역(14)에 접촉시키기 위한 콘택홀을 형성한다. 스토리지전극 형성을 위한 제 2 패턴(40a) (본 발명과 비교하기 위해 "제 2 패턴"이라 칭했음)은, 예컨대 CVD산화막(Chemical Vapor Deposition Oxide)나 SOG(Spin-On-Glass) 등 중 어느 한 물질을 결과물 전면에 도포하고(제 1a 도), 상기 물질 전면에 포토레지스트(70)를 도포한 후, 스토리지전극 형성을 위한 마스크패턴(도시되지 않음)을 이용한 사진식각공정을 행함으로써 형성된다. 이 때, 상기 제 2 패턴(40a)을 형성하기 위한 물질로, 상기 CVD산화막이나 SOG대신, 폴리이미드(Polyimide)와 같은 물질을 사용할 수도 있으나, 이는 제 1 도전층으로 사용될 불순물이 도우프된 다결정실리콘과의 식각선택도가 좋지 않아 제 2 패턴 제거를 위한 습식식각시, 상기 제 2 패턴의 수직벽과 접촉되어 있는 상기 제 1 도전층도 함께 식각될 염려가 있기 때문에 원통형 스토리지전극을 구성하는 원기둥(제 1c 도의 참조표시 B)이 쓰러지거나 부러져 신뢰성있는 원통형 스토리지전극을 완성하기가 어렵다.In the active region of the semiconductor substrate 10 divided into the active region and the inactive region by the field oxide film 12, the drain region 16 and the bit lines 22 in contact with the drain region are shared, one each. An insulating material for insulating the transistor from other elements (a device material manufactured by a subsequent process and composed of a conductive material) after forming a transistor having a source region 14 and a gate electrode 18 of the transistor (20) is applied to the entire surface of the resultant. Subsequently, an etch stop layer 30 is formed on the entire surface of the insulating material 20, and the storage electrode is brought into contact with the source region 14 by partially removing the insulating material and the etch stop layer stacked on the source region. A contact hole is formed. The second pattern 40a for forming the storage electrode (referred to as the "second pattern" for comparison with the present invention) may be, for example, a chemical vapor deposition (SCVD) or spin-on-glass (SOG). It is formed by applying a material on the entire surface of the resultant (Fig. 1a), applying a photoresist 70 on the entire surface of the material, and then performing a photolithography process using a mask pattern (not shown) for forming a storage electrode. . In this case, as a material for forming the second pattern 40a, a material such as polyimide may be used instead of the CVD oxide film, SOG, or polyimide doped with impurities to be used as the first conductive layer. In the wet etching process for removing the second pattern due to poor etch selectivity with silicon, the first conductive layer in contact with the vertical wall of the second pattern may also be etched together. It is difficult to complete a reliable cylindrical storage electrode due to the collapse or breakdown of reference mark B of FIG. 1C.
상기 CVD산화막이나 SOG막은 폴리이미드를 사용하였을 경우 발생하는 문제점들을 유발하지는 않으나 제 2 패턴(40a) 형성을 위한 상기 식각공정에 의해, 하부구조물(CVD산화막 혹은 SOG가 도포되기 전에 상기 반도체기판상에 형성된 소정의 구조물들)의 최상부 표면이 부분적으로 과다하게 식각되는(A부분) 현상이 생기는데, 이는 상기 식각공정에 의해 노출되는 하부구조물의 구조가(예컨대, 콘택홀) 다른 부분, 즉 식각공정에 노출되지 않는 부분에 있는 구조(예컨대, 비드라인(22))보다 낮게 형성되기 때문이다. 상기 A부분은 식각공정에 의해 상기 절연물질(20)이 부분적으로 과다식각된 상태를 나타낸 것으로, 식각공정이 좀 더 과다하게 진행되었을 경우엔 게이트전극(18)이나 비트라인(22)이 노출될 염려가 많아, 소자의 신뢰성을 저하시킨다(제 1b 도). 이어서, 제 2 패턴(40a)상에 있는 포토레지스트를 제거하고, 제 1 도전층으로, 예컨대 불순물이 도우프된 다결정 실리콘을 결과물 전면에 증착한 후, 각 셀 단위로 한정되도록 상기 제 1 도전층을 부분적으로 제거함으로써 스토리지전극(100)을 형성한다. 유전체막(110)은 상기 스토리지전극이 형성되어 있는 결과물 전면에, 예컨대 Ta2O5와 같은 고유전물질을 얇게 도포함으로써 형성되고, 플레이트전극(120)은 상기 유전체막 전면에 제 2 도전층으로, 예컨대 불순물이 도우프된 다결정실리콘을 증착함으로써 형성된다(제 1c 도).The CVD oxide film or the SOG film does not cause problems when polyimide is used, but is formed on the semiconductor substrate before the lower structure (CVD oxide film or SOG is applied) by the etching process for forming the second pattern 40a. The top surface of the formed structures) is partially etched excessively (part A), which causes the structure of the underlying structure exposed by the etching process (e.g., a contact hole) to other parts, that is, the etching process. This is because it is formed lower than the structure (for example, the bead line 22) in the portion that is not exposed. The portion A is a state in which the insulating material 20 is partially overetched by the etching process. When the etching process is more excessive, the gate electrode 18 or the bit line 22 may be exposed. There is much concern, and the reliability of an element is reduced (FIG. 1b). Subsequently, the photoresist on the second pattern 40a is removed, and polycrystalline silicon doped with impurities, for example, doped with impurities, is deposited on the entire surface of the resultant, and then the first conductive layer is limited to each cell unit. The storage electrode 100 is formed by partially removing the electrode. The dielectric film 110 is formed by thinly applying a high dielectric material such as Ta 2 O 5 to the entire surface of the resultant electrode on which the storage electrode is formed, and the plate electrode 120 is formed as a second conductive layer on the entire surface of the dielectric film. For example, impurities are formed by depositing doped polysilicon (FIG. 1C).
상술한 종래 방법에 의한 반도체장치의 커패시터 제조방법은, 원통형 스토리지전극 형성을 위한 제 2 패턴(제 1b 도의 참조번호(40a))을 구성하는 물질로, CVD산화막이나 SOG와 같은 물질을 사용함으로써 원기둥의 쓰러짐이나 부러짐을 방지할 수는 있었으나, 상기 제 2 패턴 형성을 위한 식각공정에 의해 하부구조물의 일부가 손상될 염려가 있기 때문에 소자의 신뢰성에 심각한 문제를 일으킨다.The above-described conventional method for manufacturing a capacitor of a semiconductor device is a material constituting a second pattern (reference numeral 40a in FIG. 1B) for forming a cylindrical storage electrode, and is formed by using a material such as a CVD oxide film or SOG. Although it is possible to prevent the collapse or breakage of the second pattern, the etching process for forming the second structure is a part of the lower structure may be damaged, causing serious problems in the reliability of the device.
본 발명의 목적은 메모리소자의 신뢰도를 높이기 위한 반도체장치의 커패시터 제조방법을 제공하는데 있다.An object of the present invention is to provide a capacitor manufacturing method of a semiconductor device for improving the reliability of the memory device.
본 발명의 다른 목적은 셀커패시턴스를 증가시킬 수 있는 반도체장치의 커패시터 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a capacitor of a semiconductor device capable of increasing cell capacitance.
본 발명의 상기 목적 및 다른 목적을 달성하기 위한 일실시예는, 스토리지전극, 유전체막 및 플레이트전극으로 구성되는 고집적 반도체장치의 커패시터에 있어서, 상기 스토리지전극 형성을 위한 공정은, 반도체 기판 전면에 식각저지층을 형성하는 공정, 상기 식각저지층 전면에 제 1 물질을 도포하는 공정, 스토리지전극 형성을 위한 제 1 마스크패턴을 이용하여 상기 제 1 물질을 부분적으로 식각함으로써 스토리지전극 형성을 위한 제 1 패턴을 형성하는 공정 ; 상기 제 1 패턴들 사이의 홈이 완전히 메워지며 상기 제 1 패턴의 상부 표면을 기준으로 소정의 두께를 갖도록 제 2 물질을 도포하는 공정 ; 스토리지전극 형성을 위한 제 2 마스크패턴을 이용하여 상기 제 2 물질을 부분적으로 식각함으로써 스토리지전극 형성을 위한 제 2 패턴을 형성하는 공정 ; 상기 제 1 패턴을 제거하는 공정 ; 결과물 전면에 제 1 도전층을 형성하는 공정 ; 및 각 커패시터 단위로 상기 제 1 도전층을 한정함으로써 상기 스토리지전극을 완성하는 공정을 구비하는 것을 특징으로 한다.One embodiment for achieving the above and other objects of the present invention, the capacitor of the highly integrated semiconductor device consisting of a storage electrode, a dielectric film and a plate electrode, the process for forming the storage electrode, the etching on the entire surface of the semiconductor substrate Forming a stop layer, applying a first material to the entire surface of the etch stop layer, and partially etching the first material using a first mask pattern for forming a storage electrode, thereby forming a first electrode for forming a storage electrode Forming step; Applying a second material such that the grooves between the first patterns are completely filled and have a predetermined thickness with respect to the upper surface of the first pattern; Forming a second pattern for forming the storage electrode by partially etching the second material using the second mask pattern for forming the storage electrode; Removing the first pattern; Forming a first conductive layer on the entire surface of the resultant; And defining the first conductive layer in each capacitor unit to complete the storage electrode.
본 발명의 상기 목적 및 다른 목적을 달성하기 위한 다른 실시예는, 스토리지전극, 유전체막 및 플레이트전극으로 구성되는 고집적 반도체장치의 커패시터에 있어서, 상기 스토리지전극 형성을 위한 공정은, 반도체기판 전면에 식각저지층을 형성하는 공정 ; 상기 식각저지층 전면에 제 1 물질을 도포하는 공정 ; 스토리지전극 형성을 위한 마스크패턴을 이용하여 상기 제 1 물질을 부분적으로 식각함으로써 스토리지전극 형성을 위한 제 1 패턴들을 형성하는 공정 ; 상기 제 1 패턴들 사이의 홈이 완전히 메워지도록 제 2 물질을 도포하는 공정 ; 상기 제 1 패턴들의 상부 표면을 식각종료점으로 하는 식각공정을 행하여 상기 홈에만 제 2 물질을 남김으로써 스토리지전극 형성을 위한 제 2 패턴을 형성하는 공정 ; 상기 제 1 패턴을 제거하는 공정 ; 결과물 전면에 제 1 도전층을 형성하는 공정 ; 및 각 커패시터 단위로 상기 제 1 도전층을 한정함으로써 상기 스토리지전극을 완성하는 공정을 구비하는 것을 특징으로 한다.Another embodiment for achieving the above and other objects of the present invention, the capacitor of the highly integrated semiconductor device consisting of a storage electrode, a dielectric film and a plate electrode, the process for forming the storage electrode, the etching on the entire surface of the semiconductor substrate Forming a blocking layer; Coating a first material on the entire surface of the etch stop layer; Forming first patterns for forming storage electrodes by partially etching the first material using a mask pattern for forming storage electrodes; Applying a second material such that the grooves between the first patterns are completely filled; Forming a second pattern for forming a storage electrode by leaving an second material only in the groove by performing an etching process using the upper surface of the first patterns as an end point of etching; Removing the first pattern; Forming a first conductive layer on the entire surface of the resultant; And defining the first conductive layer in each capacitor unit to complete the storage electrode.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 더 상세하게 설명하고자 한다. 이 때, 상기 제 1a 도 내지 제 1c 도에 사용된 참조부호와 동일한 부호는 같은 부분을 나타낸다.Hereinafter, with reference to the accompanying drawings will be described in more detail the present invention. At this time, the same reference numerals as those used in FIGS. 1A to 1C denote the same parts.
제 2 도는 본 발명에 의한 반도체장치의 커패시터를 제조하기 위한 간력한 레이아웃도로서, 경사진 직사각형 모양을 하며 일점쇄선으로 한정된 영역은 반도체기판을 활성영역 및 비활성영역으로 구분하기 위한 필드산화막 형성을 위한 마스크패턴(P1)이고, 수직중심부를 중심으로 좌우로 대칭되고 상하로 긴 직사각형 모양을 하며 실선으로 한정된 영역은 게이트전극 형성을 위한 마스크패턴(P2)이며, 중앙부에서 그 내부에 두 개의 대각선이 그어진 정사각형 모양을 하며 실선으로 한정된 영역은 비트라인을 트랜지스터의 드레인 영역에 접촉시키기 위한 콘택홀 형성을 위한 마스크패턴(P3)이고, 반도체기판 전체에 걸쳐 매트릭스 모양과 같이 규칙적으로 형성되고 좌우로 긴 직사각형 모양을 하며 짧은 파선으로 한정된 영역은 스토리지전극패턴 형성을 위한 마스크패턴(P4)이며, 상기 마스크패턴(P4)의 역모양으로 형성되면 점들로 표시된 영역은 스토리지전극역패턴 형성을 위한 마스크패턴(P5)이다.2 is a simplified layout diagram for manufacturing a capacitor of a semiconductor device according to the present invention, in which a region having an inclined rectangular shape and defined by a dashed line is used to form a field oxide film for dividing the semiconductor substrate into an active region and an inactive region. The mask pattern P1, which is symmetrically from side to side with a vertical center, has a long vertical shape up and down, and the area defined by solid lines is a mask pattern P2 for forming a gate electrode. The area having a square shape and defined by a solid line is a mask pattern (P3) for forming a contact hole for contacting a bit line with a drain region of a transistor, and is formed in a regular shape like a matrix shape throughout the semiconductor substrate and has a long left and right rectangular shape. Area limited by short dashed lines When the mask pattern P4 is formed in a reverse shape of the mask pattern P4, the area indicated by the dots is the mask pattern P5 for forming the storage electrode reverse pattern.
제 3a 도 내지 제 3f 도는 본 발명에 의한 반도체장치의 커패시터 제조방법의 일실시예를 도시한 것으로서, 상기 제 2 도의 AA선을 잘라본 것이다.3A to 3F illustrate an embodiment of a method of manufacturing a capacitor of a semiconductor device according to the present invention, and a line AA of FIG. 2 is cut out.
먼저, 제 3a 도를 참조하면, 트랜지스터, 식각저지층(30) 및 콘택홀(9)을 형성하는 공정을 도시한 것으로서, 필드산화막(12)에 의해 활성영역 및 비활성영역으로 구분되어진 반도체기판(10)의 상기 활성영역에, 드레인영역(16), 및 상기 드레인영역과 접촉하는 비트라인(22)을 공유하며 각각이 하나씩의 소오스영역(14), 및 게이트전극(18)을 구비하는 트랜지스터들을 형성하고, 상기 트랜지스터들을 다른 소자들(이후 공정에 의해 제조되고 도전물질로 구성되는 소자들)로 부터 절연시키기 위한 절연물질(20)을 결과물 전면에 도포한 후, 식각저지층(30)으로, 이 후의 공정에서 사용되는 제 2 물질에 비해 습식식각에 대해 그 식각율이 작은 물질, 예컨대 질화막(Nitride)을 도모한다.First, referring to FIG. 3A, a process of forming a transistor, an etch stop layer 30, and a contact hole 9 is illustrated. The semiconductor substrate is divided into an active region and an inactive region by the field oxide layer 12. Transistors sharing a drain region 16 and a bit line 22 in contact with the drain region, each having a source region 14 and a gate electrode 18 in the active region of FIG. After forming and applying an insulating material 20 to the entire surface of the resultant to insulate the transistors from other devices (devices manufactured by the following process and consisting of a conductive material), the etch stop layer 30, A material having a smaller etch rate than that of the second material used in a subsequent process, for example, a nitride film, is formed.
제 3b 도를 참조하면, 스토리지전극 형성을 위한 제 1 패턴(72)을 형성하는 공정과, 제 2 물질층(50a)을 형성하는 공정을 도시한 것으로서, 콘택홀이 형성되어 잇는 반도체기판 전면에 제 1 물질로, 예컨대 포토레지스트와 같은 감광물질을 그 표면이 평탄하고 소정의 두께를 갖도록 도포하고, 제 2 도의 상기 마스크패턴(P4)을 이용하여 각 셀 단위로 한정되고 제 1 물질로 된 상기 제 1 패턴(72)을 형성한 후, 제 2 물질로, 예컨대 PE-TEOS(Plasma Enhance Tetra-Ethyl-Otho Silicate), PE-Oxide(Plasma Enhance-Oxide)나 SOG와 같은 저온증착이 가능한 물질을 사용하며, 제 1 패턴(72) 사이의 홈을 완전히 메우면서 상기 제 1 패턴의 상부표면으로 부터 소정의 두께를 갖도록 제 2 물질층(50a)을 형성한다. 이 때, 상기 제 1 물질은 빛에 반응할 수 있는 감광성물질이면서 이방성식각에 대해 상기 제 2 물질과는 식각율이 다른 물질이어야 하고, 상기 제 2 물질은, 상기 제 1 패턴(72)의 모양을 망가뜨리지 않을 정도의 저온 증착이 가능한 물질이어야 한다.Referring to FIG. 3B, the process of forming the first pattern 72 for forming the storage electrode and the process of forming the second material layer 50a are shown on the entire surface of the semiconductor substrate where the contact holes are formed. As the first material, a photosensitive material such as, for example, a photoresist is applied so that its surface is flat and has a predetermined thickness, and the mask material P4 of FIG. 2 is defined in each cell unit and is made of the first material. After forming the first pattern 72, a second material, for example, a material capable of low temperature deposition such as Plasma Enhance Tetra-Ethyl-Otho Silicate (PE-TEOS), Plasma Enhance-Oxide (PE-Oxide) or SOG The second material layer 50a is formed to have a predetermined thickness from the upper surface of the first pattern while completely filling the grooves between the first pattern 72. At this time, the first material is a photosensitive material capable of reacting to light and a material different from the second material with respect to anisotropic etching, and the second material has a shape of the first pattern 72. It should be a material capable of low temperature deposition so as not to destroy it.
또한, 상기 감광성물질은 패턴형성을 위한 식각공정을 행하지 않아도 되기 때문에, 종래 방법에서 문제시 된 과다식각에 의한 소자의 신뢰성저하를 방지할 수 있다. 감광성물질로 패턴을 형성하기 위해서는 노광 및 현상공정만 거치면 된다는 것은 당분야에서 통상의 지식을 가진자이면 누구나 알 수 있다.In addition, since the photosensitive material does not need to perform an etching process for pattern formation, it is possible to prevent the deterioration of the reliability of the device due to the excessive etching, which is a problem in the conventional method. Anyone of ordinary skill in the art may know that only the exposure and development processes are required to form a pattern from the photosensitive material.
제 3c 도를 참조하면, 스토리지전극 형성을 위한 제 2 패턴(50)을 형성하기 위한 공정을 도시한 것으로서,제 2 물질층(제 3b 도의 참조부호(50a)) 전면에 포토레지스트를 도포한 후, 제 2 도의 상기 마스크패턴(P5)을 이용하여 사진식각공정을 행함으로써 제 2 물질로 된 제 2 패턴(50)을 형성한다. 이 때 상기 마스크패턴(P5)은 상기 제 3b 도에서 이용한 마스크패턴(P4)과는 정반대의 패턴이기 때문에, 상기 제 2 패턴 또는 제 3b 도에서 형성된 상기 제 1 패턴(72)과는 정반대의 패턴으로 형성된다.Referring to FIG. 3C, a process for forming the second pattern 50 for forming the storage electrode is illustrated. After the photoresist is applied to the entire surface of the second material layer (reference numeral 50a of FIG. 3B), A second pattern 50 made of a second material is formed by performing a photolithography process using the mask pattern P5 of FIG. 2. At this time, since the mask pattern P5 is the opposite pattern to the mask pattern P4 used in FIG. 3B, the mask pattern P5 is the opposite of the first pattern 72 formed in the second pattern or FIG. 3B. Is formed.
또한, 상기 제 2 패턴(50) 형성을 위한 다른 방법으로, 극성이 다른 포토레지스트를 사용하므로 상기 마스크패턴(P5)을 이용하지 않고 제 1 패턴(72) 형성을 위해 이용된 상기 마스크패턴(P4)을 그대로 이용하는 방법을 제안할 수도 있는데, 이는, 같은 패턴이 형성되어 있는 마스크패턴을 사용할지라도 극성이 다른, 즉 포지티브(Positive)형 포토레지스트와 네거티브(negative)형 포토레지스트를 사용하여 패턴을 형성할 시에는 정반대의 패턴이 형성된다는 원리를 이용한 것이다. 예컨대, 상기 제 1 물질로 포지티브형 포토레지스트를 사용하였을 경우, 상기 제 2 패턴을 형성하기 위해 사용되는 포토레지스트는 네거티브형을 사용하는 것이 바람직하다.In addition, as another method for forming the second pattern 50, photoresists having different polarities are used, and thus the mask pattern P4 used for forming the first pattern 72 without using the mask pattern P5 is used. ) May be used as it is, even though a mask pattern having the same pattern is used, the pattern may be formed by using a photoresist having a different polarity, that is, a positive photoresist and a negative photoresist. When using the principle that the opposite pattern is formed. For example, when a positive photoresist is used as the first material, it is preferable to use a negative type as the photoresist used to form the second pattern.
제 3d 도를 참조하면, 상기 제 2 패턴(50)만 반도체기판상에 남기는 공정 및 콘택홀(9) 형성공정을 도시한 것으로서, 상기 제 2 패턴을 형성하기 위해 사용된 포토레지스트(제 3c의 참조부호(70))와 제 1 물질로 된 상기 제 1 패턴(72)을 제거함으로써 상기 제 2 패턴(50)만 남기고 결과물 전면을 식각공정에 노출시킴으로써 추가마스크 사용없이 상기 콘택홀(9)을 형성할 수 있다.Referring to FIG. 3D, a process of leaving only the second pattern 50 on a semiconductor substrate and a process of forming a contact hole 9 is shown. The photoresist used to form the second pattern (see FIG. By removing reference numeral 70 and the first pattern 72 made of the first material, the contact hole 9 is opened without using an additional mask by leaving only the second pattern 50 and exposing the entire surface of the resultant to an etching process. Can be formed.
제 3e 도를 참조하면, 스토리지전극(100)을 형성하는 공정을 도시한 것으로서, 제 2 패턴(50)이 형성되어 있는 반도체기판 전면에 제 1 도전층으로, 예컨대 불순물이 도우프된 다결정실리콘과 같은 도전물질을 증착하고, 상기 제 1 도전층의 최상부 표면이 완전히 덮히며 그 표면이 평탄하도록, 포토레지스트를 도포한 후 제 1 도전층의 최상부 표면이 부분적으로 노출되도록 상기 포토레지스트를 에치백함으로써 포토레지스트패턴(74)을 형성하고, 이어서 상기 포토레지스트패턴(74)을 이용하여 상기 제 1 도전층을 부분적으로 식각해냄으로써 각 셀 단위로 한정된 상기 스토리지전극(100)을 완성한다.Referring to FIG. 3E, a process of forming the storage electrode 100 is shown. The first conductive layer is formed on the entire surface of the semiconductor substrate on which the second pattern 50 is formed. Depositing the same conductive material, applying photoresist such that the top surface of the first conductive layer is completely covered and the surface is flat, and then etched back the photoresist so that the top surface of the first conductive layer is partially exposed The photoresist pattern 74 is formed, and then the first conductive layer is partially etched using the photoresist pattern 74 to complete the storage electrode 100 defined for each cell.
제 3f 도를 참조하면, 유전체막(110) 및 플레이트(120) 전극을 형성하는 공정을 도시한 것으로서, 상기 포토레지스트패턴 및 제 2 패턴을 제거한 후 결과물 전면에 고유전물질로, 예컨대 Ta2O5와 같은 물질을 얇게 도포함으로써 상기 유전체막(110)을 형성하고, 이어서 제 2 도전층으로, 예컨대 불순물이 도우프된 다결정실리콘과 같은 물질을 증착함으로써 상기 플레이트전극(120)을 형성한다.Referring to FIG. 3F, a process of forming the electrodes of the dielectric film 110 and the plate 120 is shown. The photoresist pattern and the second pattern are removed, and a high dielectric material is formed on the entire surface of the resultant, for example, Ta 2 O. The dielectric film 110 is formed by thinly applying a material such as 5, and then the plate electrode 120 is formed by depositing a material such as polycrystalline silicon doped with impurities, for example, with a second conductive layer.
상술한 본 발명에 의한 반도체장치의 커패시터 제조방법에 의하면, 서로 역패턴 관계에 있는 제1 및 제 2 마스크패턴을 이용하거나 빛에 역으로 반응하는 감광성물질을 이용하여 제 2 패턴 형성시 발생하던 하부 구조물의 과다식각 문제를 해결함으로써 소자의 신뢰도를 증가시켰다.According to the method of manufacturing a capacitor of a semiconductor device according to the present invention described above, a lower portion generated when a second pattern is formed by using a first and a second mask pattern having an inverse pattern relationship or a photosensitive material that reacts inversely to light. The reliability of the device has been increased by solving the overetching problem of the structure.
제 4a 도 내지 제 4c 도는 본 발명에 의한 반도체장치의 커패시터 제조방법의 다른 실시예를 도시한 단면도들로서, 제 2 패턴 형성방법을 달리한 것이다.4A to 4C are cross-sectional views illustrating another example of a method of manufacturing a capacitor of a semiconductor device according to the present invention, and differ from the second pattern forming method.
상기 제 3a 도 내지 제 3b 도의 공정에 의해 제 2 물질층(제 3b 도의 참조부호(50a))이 형성되어 있는 반도체기판 전면에 상기 제 1 패턴(72)의 표면을 식각종료점으로 하고, 상기 제 2 물질을 식각대상으로 한 이방성식각공정을 행하여 상기 제 1 패턴 사이의 홈에만 제 2 물질을 남김으로써 상기 제 2 패턴(50)을 형성하고(제 4a 도), 제 1 물질로 된 상기 제 1 패턴을 제거한 후(제 4b 도), 상기 제 3e 도에서 상술한 바와 같은 공정에 의해 각 셀 단위로 한정된 스토리지전극(100)을 완성한다(제 4c 도).The surface of the first pattern 72 is an etch end point on the entire surface of the semiconductor substrate on which the second material layer (reference numeral 50a of FIG. 3b) is formed by the process of FIGS. 3A to 3B. The second pattern 50 is formed by performing an anisotropic etching process on which the second material is etched to leave the second material only in the grooves between the first patterns (FIG. 4a), and the first material of the first material. After the pattern is removed (FIG. 4B), the storage electrode 100 defined for each cell unit is completed by the process described above with reference to FIG. 3E (FIG. 4C).
본 발명에 의한 반도체장치의 커패시터 제조방법의 다른 실시예에 의하면, 상기 제 3a 도 내지 제 3f 도에서 설명한 방법과는 달리, 제1 및 제2마스크나, 극성이 다른 포토레지스트의 사용없이도 상기 제 2 패턴을 형성할 수 있으므로, 그 공정이 간단해져 비용절감 및 대량생산에 유리하다.According to another embodiment of the method of manufacturing a capacitor of a semiconductor device according to the present invention, unlike the method described with reference to FIGS. 3A to 3F, the first and second masks or the photoresist having different polarities are not used. Since two patterns can be formed, the process is simplified, which is advantageous for cost reduction and mass production.
이상과 같이 본 발명에 의한 반도체장치의 커패시터 제조방법에 의하면, 스토리지전극역패턴 형성시 발생하던 하부구조물의 과다식각 문제를 해결함으로써 소자의 신뢰도를 증가시킬 수 있다.As described above, according to the method of manufacturing the capacitor of the semiconductor device according to the present invention, it is possible to increase the reliability of the device by solving the over-etching problem of the substructure generated when forming the storage electrode reverse pattern.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하면 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible to those skilled in the art within the technical spirit of the present invention.
Claims (24)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910016618A KR940009619B1 (en) | 1991-09-24 | 1991-09-24 | Method of manufacturing capacitor of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910016618A KR940009619B1 (en) | 1991-09-24 | 1991-09-24 | Method of manufacturing capacitor of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930006929A KR930006929A (en) | 1993-04-22 |
| KR940009619B1 true KR940009619B1 (en) | 1994-10-15 |
Family
ID=19320271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910016618A KR940009619B1 (en) | 1991-09-24 | 1991-09-24 | Method of manufacturing capacitor of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940009619B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101591183B1 (en) | 2014-06-19 | 2016-02-02 | 정주옥 | the spindle rail for covering machine |
-
1991
- 1991-09-24 KR KR1019910016618A patent/KR940009619B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930006929A (en) | 1993-04-22 |
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