KR100296129B1 - Capacitor manufacturing method having a single crystal platinum lower electrode - Google Patents
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Abstract
본 발명은 후속 열공정에서 Pt 전극의 결정 성장, 축소 그리고 힐락 등의 발생으로 막질의 저하를 방지하고, 수소와 H20가 유전막 내부로 침입하는 것을 효과적으로 방지할 수 있으며 소자 특성 저하를 억제 할 수 있는 단결정 Pt 하부전극을 갖는 캐패시터 제조 방법에 관한 것으로, 캐패시터 전극으로 다결정 Pt막 대신 고온 후속 열공정에서 안정한 단결정 Pt막을 사용하는데 그 특징이 있다. 이에 따라, 전극을 형성하기 위해 실시되는 식각 등의 패터닝(patterning) 과정 후의 열처리 공정에서 다결정 Pt 전극에서와 같은 결정 성장(grain growth), 축소(shrinkage) 및 힐락(hillock) 등의 불안정적인 요소의 발생을 방지하여 소자특성의 급속한 저하를 막을 수 있다. 단결정 Pt전극을 형성하기 위한 완충막(buffer layer)으로 Y2O3·ZrO2막을 증착하고, YSZ막 상에 미세구조 주형층(template layer)으로서 Bi4Ti3O12(BTO)막을 형성하여 이 후 하부전극 형성을 위한 Pt막 증착시 Pt 막에 단결정 구조를 제공하게 되어 단결정질의 Pt막을 형성할 수 있다. 따라서, 고온 열 공정시 하부전극의 결정입계를 통한 Ti의 확산과 하부전극을 통해 확산한 산소에 의한 접착막의 산화반응으로 발생하는 접착막의 구조변화 및 그에 따라 전극에 잔류응력과 힐락 등이 생성되는 것을 근본적으로 방지할 수 있다.The present invention can prevent the degradation of the film quality by the crystal growth, shrinkage and hillock generation of the Pt electrode in the subsequent thermal process, effectively prevent the penetration of hydrogen and H 2 0 into the dielectric film and can suppress the deterioration of device characteristics The present invention relates to a capacitor manufacturing method having a single crystal Pt lower electrode, which is characterized by using a stable single crystal Pt film in a high temperature subsequent thermal process instead of a polycrystalline Pt film as a capacitor electrode. Accordingly, in the heat treatment process after the patterning process such as etching performed to form the electrode, the unstable elements such as grain growth, shrinkage, and hillock as in the polycrystalline Pt electrode It is possible to prevent the occurrence of rapid deterioration of device characteristics. A Y 2 O 3 · ZrO 2 film was deposited as a buffer layer for forming a single crystal Pt electrode, and a Bi 4 Ti 3 O 12 (BTO) film was formed as a microstructured template layer on the YSZ film. Thereafter, when the Pt film for forming the lower electrode is deposited, a single crystal structure is provided to the Pt film, thereby forming a monocrystalline Pt film. Therefore, during the high temperature thermal process, the structural change of the adhesive film caused by the diffusion of Ti through the grain boundary of the lower electrode and the oxidation reaction of the adhesive film by oxygen diffused through the lower electrode, and thus the residual stress and heelock, etc. are generated in the electrode. Can fundamentally prevent things.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 FRAM 소자에서 결정입계가 없는 단결정막으로 캐패시터의 전극을 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming an electrode of a capacitor from a single crystal film having no grain boundaries in a FRAM device.
FeRAM(ferroelectric random access memory) 소자는 비휘발성 기억 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM(Dynamic Random Access Memory)에 필적하여 차세대 기억소자로 각광받고 있다. FeRAM소자의 유전물질로는 SrBi2Ta2O9, SrxBi2-y(TaiNbj)2O9-z, Pb(ZrxTi1-x)O3박막이 주로 사용되는데, 상기와 같은 강유전체막의 우수한 강유전 특성을 얻기 위해서는 상하부 전극물질의 선택과 적절한 공정의 제어가 필수적이다.FeRAM (ferroelectric random access memory) is a nonvolatile memory device that not only has the advantage of storing the stored information even when the power is cut off, but also the operation speed is comparable to the existing dynamic random access memory (DRAM). Be in the spotlight. As dielectric materials of FeRAM devices, SrBi 2 Ta 2 O 9 , Sr x Bi 2-y (Ta i Nb j ) 2 O 9-z , and Pb (Zr x Ti 1-x ) O 3 thin films are mainly used. In order to obtain excellent ferroelectric properties of the ferroelectric film, it is necessary to select the upper and lower electrode materials and control the appropriate process.
현재 FRAM 소자개발에 사용되고 있는 캐패시터 전극은 다결정 Pt막을 사용하고 있으나, Pt막을 식각 방법으로 패터닝한 후 실시되는 고온 후속 열공정에서 Pt 전극의 결정 성장(grain growth), 축소(shrinkage) 그리고 힐락(hillock) 등의 발생으로 막질의 급속한 저하를 초래한다.The capacitor electrode currently used for FRAM device development uses a polycrystalline Pt film, but grain growth, shrinkage, and hillock of the Pt electrode in the subsequent high temperature thermal process performed after the Pt film is patterned by etching. ) May cause a rapid decrease in membrane quality.
또한, 열산화막(thermal oxide)과 하부전극 사이의 접착막으로 Ti막 또는 TiOx막을 사용하고 있어, Pt막 결정입계와 결정입계를 통한 표면으로 Ti가 확산하여 TiOx의 상태로 잔존하게 된다. 이에 따라 Pt막 내부에 잔류 스트레스(stress)와 Pt막 표면의 거칠기(roughness)를 증가시켜 Pt 막질에 악영향을 미치게 되어 SrBi2Ta2O9강유전막의 특성저하를 초래한다.In addition, since the Ti film or the TiO x film is used as the adhesive film between the thermal oxide and the lower electrode, Ti diffuses to the surface through the Pt film grain boundary and the grain boundary and remains in the TiO x state. As a result, the residual stress and the roughness of the surface of the Pt film are increased in the Pt film, thereby adversely affecting the Pt film quality, resulting in deterioration of the characteristics of the SrBi 2 Ta 2 O 9 ferroelectric film.
또한, Pt막은 수소(hydrogen)와 H20가 유전막 내부로 침입하는 것을 방지하지 못하기 때문에 캐패시터의 소자 특성을 저하시키며, 저하된 소자 특성을 회복시키기 위한 여러 단계의 후속 고온 열처리 공정으로 인해 소자의 수율에 치명적인 악영향을 미치고 있다.In addition, since the Pt film does not prevent hydrogen and H 2 O from invading into the dielectric film, the Pt film degrades the device characteristics of the capacitor, and the device is due to the subsequent high temperature heat treatment process to recover the degraded device characteristics. Has a fatal adverse effect on the yield.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 후속 열공정에서 Pt 전극의 결정 성장, 축소 그리고 힐락 등의 발생으로 막질의 저하를 방지하고, 수소와 H20가 유전막 내부로 침입하는 것을 효과적으로 방지할 수 있으며 소자 특성 저하를 억제할 수 있는 단결정 Pt 하부전극을 갖는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.The present invention devised to solve the above problems prevents degradation of the film quality due to crystal growth, shrinkage, and hillock generation of Pt electrodes in a subsequent thermal process, and effectively prevents hydrogen and H 2 O from invading into the dielectric film. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a capacitor having a single crystal Pt lower electrode capable of preventing and suppressing deterioration of device characteristics.
도1 내지 도4는 본 발명의 일실시예에 따른 반도체 메모리 소자의 캐패시터 제조 공정 단면도.1 to 4 are cross-sectional views of a capacitor manufacturing process of a semiconductor memory device according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 도면 부호의 설명* Explanation of reference numerals for the main parts of the drawings
15: Y2O3·ZrO2막 16: Bi4Ti3O12(BTO)막15: Y 2 O 3 ZrO 2 film 16: Bi 4 Ti 3 O 12 (BTO) film
17: 단결정질 Pt막 18:강유전체막17: monocrystalline Pt film 18: ferroelectric film
19: Pt막 20: IrO2막19: Pt film 20: IrO 2 film
21: Ir막21: Ir film
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상에 형성된 층간절연막 상에 Y2O3·ZrO2(yttria stabilized zirconia)막 및 Bi4Ti3O12막을 형성하는 제1 단계; 상기 Bi4Ti3O12막 상에 단결정질 Pt막을 형성하는 제2 단계; 상기 단결정질 Pt막 상에 유전막을 형성하는 제3 단계; 및 상기 유전막 상에 상부전극을 이룰 전도막을 형성하는 제4 단계를 포함하는 반도체 메모리 소자의 캐패시터 제조 방법을 제공한다.The present invention for achieving the above object is a first step of forming a Y 2 O 3 · ZrO 2 (Yttria stabilized zirconia) film and Bi 4 Ti 3 O 12 film on an interlayer insulating film formed on a semiconductor substrate; Forming a monocrystalline Pt film on the Bi 4 Ti 3 O 12 film; Forming a dielectric film on the monocrystalline Pt film; And a fourth step of forming a conductive film forming an upper electrode on the dielectric film.
본 발명은 캐패시터 전극으로 다결정 Pt막 대신 고온 후속 열공정에서 안정한 단결정 Pt막을 사용하는데 그 특징이 있다. 이에 따라, 전극을 형성하기 위해 실시되는 식각 등의 패터닝(patterning) 과정 후의 열처리 공정에서 다결정 Pt 전극에서와 같은 결정 성장(grain growth), 축소(shrinkage) 및 힐락(hillock) 등의 불안정적인 요소의 발생을 방지하여 소자특성의 급속한 저하를 막을 수 있다.The present invention is characterized by using a single crystal Pt film that is stable in a high temperature subsequent thermal process instead of the polycrystalline Pt film as a capacitor electrode. Accordingly, in the heat treatment process after the patterning process such as etching performed to form the electrode, the unstable elements such as grain growth, shrinkage, and hillock as in the polycrystalline Pt electrode It is possible to prevent the occurrence of rapid deterioration of device characteristics.
단결정 Pt전극을 형성하기 위한 완충막(buffer layer)으로 Y2O3·ZrO2(yttria stabilized zirconia, 이하 YSZ라 함)막을 증착하고, YSZ막 상에 미세구조 주형층(template layer)으로서 Bi4Ti3O12(BTO)막을 형성하여 이 후 하부전극 형성을 위한 Pt막 증착시 Pt 막에 단결정 구조를 제공하게 되어 단결정질의 Pt막을 형성할 수 있다.A Y 2 O 3 · ZrO 2 (yttria stabilized zirconia, YSZ) film was deposited as a buffer layer for forming a single crystal Pt electrode, and Bi 4 as a microstructured template layer on the YSZ film. By forming a Ti 3 O 12 (BTO) film and then depositing a Pt film for forming a lower electrode, a single crystal structure may be provided to the Pt film to form a monocrystalline Pt film.
이와 같이 BTO/YSZ의 이중막을 열산화막 상에 형성함으로써, 종래와 같은 Ti 접착막이 불필요하다. 따라서, 고온 열 공정시 하부전극의 결정입계를 통한 Ti의 확산과 하부전극을 통해 확산한 산소에 의한 접착막의 산화반응으로 발생하는 접착막의 구조변화 및 그에 따라 전극에 잔류응력과 힐락 등이 생성되는 것을 근본적으로 방지할 수 있다.By forming the double film of BTO / YSZ on the thermal oxide film in this manner, the conventional Ti adhesive film is unnecessary. Therefore, during the high temperature thermal process, the structural change of the adhesive film caused by the diffusion of Ti through the grain boundary of the lower electrode and the oxidation reaction of the adhesive film by oxygen diffused through the lower electrode, and thus the residual stress and heelock, etc. are generated in the electrode. Can fundamentally prevent things.
또한, BTO/YSZ의 이중막은 수소와 H2O의 침입을 방지하여 SrBi2Ta2O9강유전체막의 특성이 저하되는 것을 억제함으로써, 유전성 회복을 위한 후속 열처리 공정이 필요 없어 장비의 사용이 줄고 에너지 및 시간을 절약하여 원가 절감 효과와 수율 향상에 큰 영향을 미칠 것으로 기대된다.In addition, the double layer of BTO / YSZ prevents the intrusion of hydrogen and H 2 O to suppress the deterioration of the properties of the SrBi 2 Ta 2 O 9 ferroelectric film, eliminating the need for subsequent heat treatment for dielectric recovery and reducing the use of equipment. And it is expected to save time and have a big impact on cost reduction and yield improvement.
첨부된 도면 도1 내지 도4를 참조하여 본 발명의 일실시예에 따른 반도체 메모리 소자의 캐패시터 제조 방법을 설명한다.A method of manufacturing a capacitor of a semiconductor memory device according to an embodiment of the present invention will be described with reference to the accompanying drawings.
먼저, 도1에 도시한 바와 같이 소자분리막(11) 및 하부 트랜지스터 형성 공정이 완료된 반도체 기판(10) 상에 BPSG(borophospho silicate glass)막 및 중온산화막(medium temperature oxide)을 차례로 적층하여 제1 층간절연막(14)을 형성한다.First, as shown in FIG. 1, a BPSG (borophospho silicate glass) film and a medium temperature oxide film are sequentially stacked on the device isolation layer 11 and the semiconductor substrate 10 on which the lower transistor formation process is completed. The insulating film 14 is formed.
다음으로, 도2에 도시한 바와 같이 단결정 Pt 전극을 형성하기 위한 완충막(buffer layer)으로 30 ㎚ 내지 100 ㎚ 두께의 Y2O3·ZrO2(yttria stabilized zirconia: YSZ)막(15)을 증착하고, Y2O3·ZrO2막(15) 상에 미세구조 주형층(template layer)으로서 30 ㎚ 내지 100 ㎚ 두께의 Bi4Ti3O12(BTO)막(16)을 증착한 다음, Bi4Ti3O12막(16) 상에 Pt를 증착하여 50 ㎚ 내지 250 ㎚ 두께의 단결정질 Pt막(17)을 형성한다.Next, as shown in FIG. 2, a Y 2 O 3 · ZrO 2 (yttria stabilized zirconia (YSZ)) film 15 having a thickness of 30 nm to 100 nm is formed as a buffer layer for forming a single crystal Pt electrode. And a Bi 4 Ti 3 O 12 (BTO) film 16 having a thickness of 30 nm to 100 nm as a microstructured template layer on the Y 2 O 3 ZrO 2 film 15, and then Pt is deposited on the Bi 4 Ti 3 O 12 film 16 to form a single crystalline Pt film 17 having a thickness of 50 nm to 250 nm.
이때, Y2O3·ZrO2막(15) 및 Bi4Ti3O12(BTO)막(16)은 화학기상증착 또는 물리기상증착 방법으로 형성하며, Y2O3·ZrO2막(15) 및 Bi4Ti3O12(BTO)막(16)은 수소와 H2O가 강유전체 박막으로 침입하는 것을 방지할 뿐만 아니라 단결정 Pt 전극을 형성하기 위한 미세구조를 제공하기 위한 목적으로 형성된다.In this case, the Y 2 O 3 · ZrO 2 film 15 and the Bi 4 Ti 3 O 12 (BTO) film 16 are formed by chemical vapor deposition or physical vapor deposition, and a Y 2 O 3 · ZrO 2 film (15). ) And Bi 4 Ti 3 O 12 (BTO) films 16 are formed for the purpose of preventing hydrogen and H 2 O from infiltrating into the ferroelectric thin film, as well as providing a microstructure for forming a single crystal Pt electrode.
이어서, 단결정질 Pt막(17) 상에 SrBi2Ta2O9, SrxBi2-x(TaiNbj)2O9등과 같은 Y1 계열의 강유전체막(18)을 형성하고, 물리기상증착법 또는 화학기상증착법을 이용하여 강유전체막(18) 상에 상부전극을 이룰 Pt막(19)을 50 ㎚ 내지 250 ㎚두께로 형성한 후, Pt막(19) 상에 50 ㎚ 내지 250 ㎚ 두께의 IrO2막(20) 및 20 ㎚ 내지 100 ㎚ 두께의 Ir막(21)을 형성한다.Then, monocrystalline O SrBi 2 Ta 2 on the Pt layer (17) 9, Sr x Bi 2-x (Ta i Nb j) 2 O 9 forming the ferroelectric film 18 in the Y1-based, such as, the physical vapor deposition method Alternatively, by forming a Pt film 19 having a thickness of 50 nm to 250 nm on the ferroelectric film 18 by using chemical vapor deposition, and then forming IrO having a thickness of 50 nm to 250 nm on the Pt film 19. Two films 20 and an Ir film 21 having a thickness of 20 nm to 100 nm are formed.
이때, IrO2막(20) 및 Ir막(21)은 상부전극 후속 공정으로 비트라인(bit line)으로의 연결을 금속배선(metal line )형성시 금속막으로 산소의 확산 및 금속막의 산화를 방지할 목적으로 형성된다.At this time, the IrO 2 film 20 and the Ir film 21 prevent diffusion of oxygen into the metal film and oxidation of the metal film when the metal line is formed by connecting the bit line to the bit line in a subsequent process of the upper electrode. It is formed for the purpose.
다음으로, 상부전극 패턴을 정의하는 식각마스크를 이용하여 통상적인 식각방법으로 Ir막(21), IrO2막(20) 및 Pt막(19)을 식각한다 이때, 상부전극과 하부전극 사이에 식각잔여물로 인한 단력(shortage)을 방지 할 목적으로 Ir막(21), IrO2막(20) 및 Pt막(19)을 동시에 식각한다.Next, the Ir film 21, the IrO 2 film 20, and the Pt film 19 are etched by using an etching mask defining an upper electrode pattern in a conventional etching method. Ir film 21, IrO 2 film 20 and Pt film 19 are simultaneously etched to prevent shortage due to residues.
이어서, 상부전극 보다 넓은 하부전극 패턴을 정의하는 식각마스크를 이용하여 강유전체막(18), 단결정 Pt막(17), Bi4Ti3O12막(16) 및 Y2O3·ZrO2막(15)을 식각한다.Subsequently, the ferroelectric film 18, the single crystal Pt film 17, the Bi 4 Ti 3 O 12 film 16, and the Y 2 O 3 ZrO 2 film were formed using an etching mask defining a lower electrode pattern wider than the upper electrode. Etch 15).
다음으로, 도3에 도시한 바와 같이 제2 층간절연막(22)을 형성하고, 제2 층간절연막(22)을 선택적으로 식각하여 Ir막(21)을 노출시키는 제1 콘택홀을 형성하고, 제2 층간절연막(22) 및 제1 층간절연막(15)을 선택적으로 식각하여 트랜지스터의 접합영역(도시하지 않음)을 노출시키는 제2 콘택홀을 형성한다.Next, as shown in FIG. 3, a second interlayer insulating film 22 is formed, and the second interlayer insulating film 22 is selectively etched to form a first contact hole for exposing the Ir film 21. The second interlayer insulating film 22 and the first interlayer insulating film 15 are selectively etched to form a second contact hole exposing a junction region (not shown) of the transistor.
다음으로, 도4에 도시한 바와 같이 제1 콘택홀 및 제2 콘택홀을 통하여 캐패시터의 상부전극과 트랜지스터의 접합영역을 연결하는 금속배선(23)을 형성한다.Next, as shown in FIG. 4, the metal wiring 23 connecting the junction region of the transistor and the upper electrode of the capacitor is formed through the first contact hole and the second contact hole.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
상기와 같이 이루어지는 본 발명은 후속 열처리 공정의 단순화와 SrBi2Ta2O9강유전막질의 개선 등의 이점이 있고, 수소(hydrogen)와 H2O가 캐패시터로 침입하는 것을 방지하여 캐패서터의 소자 특성 저하를 억제하는 역할을 한다. 본 발명은 FRAM 관련 소자에서뿐만 아니라 DRAM의 고유전체 캐패시터의 전극 형성에도 활용이 가능하다.The present invention made as described above has advantages such as simplification of the subsequent heat treatment process and improvement of SrBi 2 Ta 2 O 9 ferroelectric film quality, and prevents hydrogen and H 2 O from invading into the capacitor. It serves to suppress the deterioration of properties. The present invention can be utilized not only in FRAM-related devices, but also in forming electrodes of high-k dielectric capacitors in DRAMs.
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