KR100291269B1 - 센서 없는 비엘디시 모터의 정류 시간 결정 장치 및 방법 - Google Patents

센서 없는 비엘디시 모터의 정류 시간 결정 장치 및 방법 Download PDF

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Abstract

본 발명은 3상 비엘디시 모터의 정류 시간 결정 장치 및 결정 방법에 관한 것으로서, 정류 시간 결정 장치는 각 상의 상전압을 입력받아 동작의 기준이 되는 정류 제어 펄스를 생성하는 정류 제어 펄스 발생부, 정류 제어 펄스를 입력받아 정류 제어 펄스를 카운팅하는 제1카운터, 제1카운터에서 카운팅된 정류 제어 펄스의 카운팅값의 을 기억하는 메모리, 제1카운터에서 카운팅된 정류 제어 펄스에 이어서 입력되는 정류 제어 펄스의 카운팅 값과 상기 메모리에 기억된 제1 정류 제어 펄스의 카운팅값의 을 비교하는 제1비교기, 제1비교기의 비교결과를 입력받아 모터 각상의 정류를 제어하는 스위칭신호를 출력하는 출력제어부를 포함하고, 정류시간 결정 방법은 모터 각상의 역기전력의 변화를 입력받아 정류 제어 펄스를 생성하는 단계, 정류 제어 펄스를 카운팅하는 단계, 카운팅된 정류 제어 펄스의 카운팅값의 을 메모리에 저장하는 단계, 카운팅된 정류 제어 펄스 이후에 입력되는 정류 제어 펄스를 카운팅하는 단계, 카운팅 이후에 입력되는 정류 제어 펄스의 카운팅 수가 메모리에 저장된 값과 일치하는 지 여부를 비교하는 단계, 비교결과 일치하는 순간 모터 각상의 정류를 수행하는 스위칭 펄스를 발생시키는 단계를 포함하고, 정확한 정류를 수행하여 효율적인 모터 구동을 할 수 있다.

Description

센서 없는 비엘디시 모터의 정류 시간 결정 장치 및 방법
본 발명은 센서없는 비엘디시(brush-less direct current, BLDC) 모터에 관한 것으로서, 특히 센서없는 비엘디시 모터의 정류(commutation) 시간 결정장치 및 결정방법에 관한 것이다.
BLDC 모터 구동회로는 BLDC 모터의 연속적인 회전자계의 형성을 해야 효율적인 모터 구동을 할 수 있고, 연속적인 회전자계를 형성하기 위해서는 각 상의 정류(commutation)를 적절한 시점에 해야 하는데, 적절한 정류를 위해서는 회전자의 위치를 인식해야 한다. 따라서, 회전자의 위치를 인식하기 위한 장치가 필요한데, 이러한 회전자 위치 인식장치로는 홀센서(Hall Sensor)나 리졸버(Resolver)소자 등이 이용되었다. 그러나, 이와 같이 홀센서나 리졸버 등의 소자를 사용하는 경우에는 회로가 복잡해지는 문제점이 있었으며, 이에 따라 홀센서 등의 추가로 인한 불편함을 개선하기 위해 센서 없는 BLDC 모터가 개발되었다.
센서 없는 BLDC모터는, 모터가 회전함으로 인해 수반되는 역기전력(BEMF, Back ElectroMotive Force)을 이용하여 회전자의 위치를 인식한다.
이하에서는 센서없는 BLDC 모터의 적절한 정류시점을 도면을 참조하여 설명한다.
센서없는 BLDC모터에서는 역기전력이 클 때 모터의 토크가 크므로, 역기전력이 가장 큰 상의 코일에 전류를 흘러주어야 가장 효율적으로 모터를 구동할 수 있다. 따라서, 3상 BLDC 모터에서는 각상의 역기전력 분포 곡선의 제로 크로스 포인트(zero cross point)로부터 일반적으로 30。정도 위상이 뒤진(delay) 지점에서 정류(전류의 흐름을 변화)시켜줘야 효율적인 모터구동을 할 수 있다.
따라서, 센서없는 BLDC 모터에서는 역기전력 분포곡선의 제로 크로서 포인트로부터 30。정도 위상이 뒤진 지점을 찾는 것이 효율적인 모터 구동을 위해서 중요하다.
종래에는 이 정류지점을 탐색하기 위해 R-C 결합회로를 사용하였다.
이하에서 종래의 정류지점 탐색장치에 대해 설명한다.
도1은 종래의 정류지점 탐색장치를 도시한 것이다.
도2a와 도2b는 도1의 BLDC 모터의 상전압과 커패시터(C) 양단의 전압을 도시한 것이다.
도1에 도시된 바와 같이, 종래의 정류지점 탐색장치는 모터 각 상의 고정자 코일에 저항(R)과 커패시터(C)가 연결된다. 비교기는 +단자에 커패시터(C)양단의 전압이 인가되고, -단자에는 중성점의 전압이 인가된다.
이때 비교기의 +단자에 입력되는 커패시터 양단의 전압은 커패시터(C)의 존재로 인해 모터의 상전압보다 위상이 뒤지게 된다. 이 때 커패시터(C)와 저항(R)의 값의 조절하면, 커패시터 양단의 전압이 중성점의 전압에 도달하는 시각을 정류를 수행하는 시간으로 사용할 수 있다. 이러한 방법은 모터의 상전압이 급격히 변화하면 커패시터 양단의 전압 또한 같은 패턴을 띠게 된다는 장점이 있다.
하지만, 이러한 종래의 정류 시간 결정장치는 저항(R)과 커패시터(C)의 값이 고정되어 있음으로 인해, 특정 회전속도를 제외한 경우에는 그 정류시점을 정확히 결정할 수 없는 문제점이 있다.
또한, 이를 극복하기 위하여 정속 운전시의 회전속도에 맞게 저항과 커패시터의 값을 사용하고 있으나, 이는 회전속도의 변화가 있는 경우, 즉 가속과정에서 효율을 떨어뜨려 전력소모가 증가되고 정속에 도달하기까지의 시간이 길어지는 문제점이 있다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로서, 디지털 회로를 사용하여 회전속도가 변화하더라도 정확한 정류시간을 결정하는 장치를 구현하는 것을 목적으로 한다.
도1은 종래의 정류지점 탐색장치를 도시한 것이고,
도2a와 도2b는 도1의 BLDC 모터의 상전압과 커패시터 양단의 전압을 도시한 것이고,
도3은 BLDC 모터의 회전자의 하나의 고정자석의 회전함에 따른 고정자의 한상의 코일에 발생하는 역기전력의 분포곡선이고,
도4는 3상의 역기전력 분포곡선과 기준 펄스 발생과정의 펄스를 도시한 것이고,
도5는 본 발명의 실시예를 따른 정류 시간 결정 장치의 전체 구성도이고,
도6은 본 발명의 실시예의 정류 제어 펄스 발생부의 상세도이며,
도7은 본 실시예의 정류 제어 펄스 발생부의 기준 펄스 발생부의 상세도이며,
도8은 본 실시예의 정류 제어 펄스 발생부의 정류 제어 펄스 생성부의 상세도이고,
도9는 본 실시예의 전체 동작 타이밍도를 도시한 것이고,
도10은 본 실시예의 인에이블 신호의 발생 타이밍도이고,
도11은 본 실시예의 스위칭 신호의 발생 타이밍도이고,
도12는 본 실시예의 스위칭 잡음 제거 신호의 발생 타이밍도이고,
도13은 본 실시예의 출력제어부의 상세도이고,
도14는 본 실시예의 출력제어부의 인에이블 신호 발생부의 상세도이고,
도15는 본 실시예의 출력제어부의 프리 스위칭 신호 발생부의 상세도이고,
도16은 본 실시예의 출력제어부의 스위칭 신호 발생부의 상세도이고,
도17은 본 실시예의 출력제어부의 프리 스위칭 잡음 제거 신호 발생부의 상세도이고,
도18은 본 실시예의 출력제어부의 스위칭 잡음 제거 신호 발생부의 상세도이고,
도19는 본 실시예의 출력제어부의 카운팅 초과 방지부의 상세도이다.
본 발명의 3상 비엘디시 모터의 정류 시간 결정 장치는, 각 상의 상전압을 입력받아 모터 각상을 정류시점을 결정하기 위한 정류 제어 펄스를 생성하는 정류 제어 펄스 발생부, 상기 정류 제어 펄스 발생부에서 출력된 제1 정류 제어 펄스를 입력받아 정류 제어 펄스를 카운팅하는 제1카운터, 상기 제1카운터에서 카운팅된 제1 정류 제어 펄스의 카운팅된 수의 을 기억하는 메모리, 상기 제1카운터에서 카운팅된 제1정류 제어 펄스에 이어서 입력되는 제2 정류 제어 펄스의 카운팅된 수와 상기 메모리에 기억된 제1 정류 제어 펄스의 카운팅된 수의 을 비교하는 제1비교기, 상기 제1비교기의 비교결과를 입력받아 모터 각상의 정류를 제어하는 스위칭신호를 출력하는 출력제어부를 포함한다.
스위칭신호를 입력받아 스위칭신호를 카운팅하는 제2카운터, 메모리에 저장된 카운팅된 수의 과 상기 제2카운터의 카운팅수를 입력받아 비교하여 상기 출력제어부로 출력하는 제2비교기를 더 포함하는 것이 바람직하며,
정류 제어 펄스 발생부는, 모터 각상의 상전압과 중성점의 전압을 입력받아 일정 주기의 기준펄스를 출력하는 기준펄스 발생부, 기준 펄스 발생부의 기준펄스와 출력제어부의 스위칭 신호와 스위칭 잡음 제거신호를 입력받아 기준펄스의 논리값이 변할 때마다 게이트 형태의 펄스가 발생하는 정류 제어 펄스를 출력하는 정류 제어 펄스 생성부를 포함하는 것이 바람직하다.
출력제어부는, 정류제어 펄스를 입력받아 정류 제어 펄스의 주기가 일정할 때 스위칭 신호가 출력되도록 하는 인에이블 신호를 출력하는 인에이블 신호 출력부, 제1카운터의 카운팅된 2진값을 입력받아 카운팅 2진값이 카운터의 용량을 초과하는 경우 제1카운터의 동작을 중지시키는 카운팅 초과 방지부, 정류 제어 펄스와 스위칭 신호와 제2카운터의 카운팅된 2진값을 입력받아 스위칭 잡음 제거를 위한 스위칭 잡음 제거 신호를 생성하기 위한 프리 스위칭 잡음 제거 신호를 생성하는 프리 스위칭 잡음 제거 신호 발생부, 프리 스위칭 잡음 제거 신호 발생부에서 출력한 프리 스위칭 잡음 제거 신호와 제1카운터의 카운팅 2진값을 입력받아 스위칭 동작에 의해 발생하는 스위칭 잡음을 제거하는 스위칭 잡음 제거 신호 발생부, 제1비교기의 출력값을 입력받아 스위칭 신호를 발생시키기 위한 프리 스위칭 신호를 출력하는 프리 스위칭 신호 발생부, 제1카운터의 출력 2진값과 프리 스위칭 신호를 입력받아 모터 각상의 정류를 수행하도록 하는 스위칭 신호를 출력하는 스위칭 신호 발생부를 포함하는 것이 바람직하다.
본 발명의 3상 비엘디시 모터의 정류시간 결정방법은, 모터 각상의 역기전력의 변화를 입력받아 정류시간을 결정하는 기초로 사용되는 일정 주기를 갖는 정류 제어 펄스를 생성하는 단계, 정류 제어 펄스를 카운팅하는 단계, 카운팅된 정류 제어 펄스의 카운팅 수의 을 메모리에 저장하는 단계, 카운팅된 정류 제어 펄스 이후에 입력되는 정류 제어 펄스를 카운팅하는 단계, 카운팅 이후에 입력되는 정류 제어 펄스의 카운팅 수가 메모리에 저장된 값과 일치하는 지 여부를 비교하는 단계, 비교결과 일치하는 순간 모터 각상의 정류를 수행하는 스위칭 펄스를 발생시키는 단계를 포함한다.
또한, 스위칭 펄스가 발생한 후로부터 스위칭 펄스를 카운팅하는 단계, 스위칭 펄스의 발생후부터 정류 제어 펄스의 논리값의 변경을 방지하여 스위칭 잡음을 제거하는 신호를 발생하는 단계, 스위칭 펄스의 카운팅된 수가 상기 메모리에 저장된 값의 과 일치하는 지를 비교하는 단계, 비교결과 일치하면 정류 제어 펄스의 논리값의 변형을 중지시켜 스위칭 순간의 잡음을 제거하는 신호의 발생을 중지시키는 단계를 더 포함하는 것이 바람직하다.
이하에서는 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도3은 회전자의 하나의 고정자석의 회전함에 따른 고정자의 한상의 코일에 발생하는 역기전력의 분포곡선이고, 도4는 3상의 역기전력 분포곡선과 기준 펄스 발생과정의 펄스를 도시한 것이다.
도5는 본 발명의 실시예를 따른 정류 시간 결정 장치의 전체 구성도이고, 도6은 본 발명의 실시예의 정류 제어 펄스 발생부의 상세도이며, 도7은 본 실시예의 정류 제어 펄스 발생부의 기준 펄스 발생부의 상세도이며, 도8은 본 실시예의 정류 제어 펄스 발생부의 정류 제어 펄스 생성부의 상세도이다.
도9는 본 실시예의 동작 타이밍도를 도시한 것이고, 도10은 본 실시예에 사용되는 카운터의 상세도이고, 도11은 본 실시예의 메모리의 상세도이고, 도12는 본 실시예의 비교기의 상세도이다.
도13은 본 실시예의 출력제어부의 상세도이고, 도14는 본 실시예의 출력제어부의 인에이블 신호 발생부의 상세도이고, 도15는 본 실시예의 출력제어부의 프리 스위칭 신호 발생부의 상세도이고, 도16은 본 실시예의 출력제어부의 스위칭 신호 발생부의 상세도이고, 도17은 본 실시예의 출력제어부의 프리 스위칭 잡음 제거 신호 발생부의 상세도이고, 도18은 본 실시예의 출력제어부의 스위칭 잡음 제거 신호 발생부의 상세도이고, 도19는 본 실시예의 출력제어부의 카운팅 초과 방지부의 상세도이다.
본 실시예에 따른 3상 비엘디시 모터의 정류 시간 결정 장치는 정류 제어 펄스 발생부(100), 제1카운터(200), 메모리(300), 제1비교기(400), 출력제어부(500), 제2카운터(600), 제2비교기(700)로 구성되어 있다.
정류 제어 펄스 발생부(100)는 출력제어부(500)의 스위칭신호(SWITCHING)와 스위칭 잡음 제거 신호(FG_MASK_OFF)와 모터 각상의 상전압(U, V, W)이 입력되고, 정류 제어 펄스 발생부(100)의 출력단은 제1카운터(200)와 출력제어부(500)에 연결되고, 제1카운터(200)의 출력단은 메모리(300)와 제1비교기(400)에 연결되고, 메모리(300)는 제1비교기(400)와 제2비교기(700)와 연결되고, 제2카운터(600)는 제2비교기(700)에 연결되고, 제1비교기(400)와 제2비교기(700)는 출력제어부(500)에 연결된다.
정류 제어 펄스 발생부(100)는 기준 펄스 발생부(10)와 정류 제어 펄스 생성부(20)로 구성되어 있다.
기준 펄스 발생부(10)는 비교기(COM1, COM2, COM3)와 부정 논리곱 게이트(NAND1, NAND2, NAND3)와, 논리곱 게이트(AND1)로 구성되어 있으며, 비교기(COM1, COM2, COM3) 각각은 +단자에는 U, V, W상의 상전압을 입력받고, -단자에는 중성점의 전압을 입력받으며, 비교기(COM2)의 출력단은 부정 논리곱 게이트(NAND1, NAND2)의 입력단에 연결되고, 비교기(COM3)의 출력단은 부정 논리곱 게이트(NAND2, NAND3)의 입력단에 연결되고, 비교기(COM4)의 출력단은 부정 논리곱 게이트(NAND1, NAND3)의 입력단에 연결되며, 부정 논리곱 게이트(NAND1, NAND2, NAND3)의 출력단은 논리곱 게이트(AND1)의 입력단에 연결된다.
정류 제어 펄스 발생부(20)는 부정 논리곱 게이트(NAND4, NAND5, NAND6, NAND7, NAND8)와 논리곱 게이트(AND2)와 플립플롭(FF1, FF2, FF3)과 인버터(INV1, INV2)로 구성된다. 부정 논리곱 게이트(NAND4)의 하나의 입력단은 신호 출력부(500)의 스위칭 잡음 제거 신호 출력부(550)의 출력단에 연결되고 부정 논리곱 게이트(NAND5)의 하나의 입력단은 신호 출력부(500)의 스위칭 신호 발생부(530)의 출력단에 연결되고, 부정 논리곱 게이트(NAND4)의 다른 입력단은 부정 논리곱 게이트(NAND5)의 출력단에 연결되고 부정 논리곱 게이트(NAND5)의 다른 입력단은 부정 논리곱 게이트(NAND4)의 출력단에 연결되어 부정 논리곱 게이트(NAND4, NAND5)는 하나의 래치(latch)를 형성한다. 논리곱 게이트(AND2)의 입력단에는 클럭펄스와 부정 논리곱 게이트(NAND4)의 출력단이 연결되고, 플립플롭(FF1)의 클럭펄스 입력단(CK1)에는 논리곱 게이트(AND2)의 출력단이 연결되고 입력단(D1)에는 기준 펄스 발생부(10)의 출력단이 연결되고, 리셋단자(R1)에는 전원전압(Vcc)이 연결된다. 플립플롭(FF2)의 클럭펄스 입력단(CK2)에는 클럭펄스가 입력되고 입력단(D2)에는 플립플롭(FF1)의 출력단(Q1)이 연결되고, 리셋단자(R2)에는 전원전압이 연결된다. 플립플롭(FF3)의 클럭펄스 입력단(CK3)에는 클럭펄스가 입력되고 입력단(D3)에는 플립플롭(FF2)의 출력단(Q2)이 연결되고 리셋단자(R3)에는 전원전압(Vcc)이 연결된다. 플립플롭(FF2)의 출력단(Q2)은 인버터(INV1)의 입력단에 연결되고, 플립플롭(FF3)의 출력단(Q3)에는 인버터(INV2)가 연결되고, 부정 논리곱 게이트(NAND6)의 입력단에는 인버터(INV1)의 출력단과 플립플롭(FF3)의 출력단이 연결되고, 부정 논리곱 게이트(NAND7)의 입력단에는 인버터(INV2)의 출력단과 플립플롭(FF2)의 출력단(Q2)이 연결되고, 부정 논리곱 게이트(NAND6, NAND7)의 출력단은 부정 논리곱 게이트(NAND8)의 입력단에 연결된다.
출력제어부(500)는 인에이블 신호 발생부(510), 프리 스위칭 신호 발생부(520), 스위칭 신호 발생부(530), 프리 스위칭 잡음 제거 신호 발생부(540), 스위칭 잡음 제거 신호 발생부(550), 카운팅 초과 방지부(560)로 구성된다.
인에이블 신호 발생부(510)의 입력단은 정류 제어 펄스 발생부(100)의 출력단에 연결되고, 출력단은 프리 스위칭 신호 발생부(520)에 연결되고, 제1비교기(400)는 프리 스위칭 신호 발생부(520)에 연결되고, 프리 스위칭 신호 발생부의 출력단은 스위칭 신호 발생부(530)에 연결되고, 제1카운터(200)는 스위칭 신호 발생부(530)에 연결되고, 스위칭 신호 발생부(530)의 출력단은 정류 제어 펄스 발생부(100)에 연결된다. 프리 스위칭 잡음 제거 신호 발생부(540)의 입력단에는 정류 제어 펄스 발생부(100)의 출력단과 제2비교기의 출력단과 스위칭 신호 발생부(530)의 출력단이 연결되고 출력단은 프리 스위칭 잡음 제거신호 발생부(540)의 출력단은 스위칭 잡음 제거 신호 발생부(550)의 입력단에 연결되고, 스위칭 잡음 제거 신호 발생부(550)의 입력단에는 제1카운터(200)의 출력단이 연결되고, 스위칭 잡음 제거 신호 발생부의 출력단은 정류 제어 펄스 발생부(100)에 연결된다. 카운팅 초과 방지부(560)의 입력단에는 정류 제어 펄스 발생부(100)의 출력단과 제1카운터의 출력단이 연결되고, 카운팅 초과 방지부(560)의 출력단은 제1카운터(200)에 연결된다.
인에이블 신호 발생부(510)는 플립플롭(FF4, FF5)과 인버터(INV3)로 구성되어 있고, 플립플롭(FF4)의 클럭펄스 입력단(CK4)은 정류 제어 펄스 발생부(100)의 출력단이 연결되고, 플립플롭(FF4)의 출력단(Q4)은 인버터(INV3)에 연결되고, 인버터(INV3)의 출력단은 플립플롭(FF4)의 입력단(D4)과 플립플롭(FF5)의 입력단(D5)에 연결되고, 플립플롭(FF5)의 출력단(Q5)은 프리 스위칭 신호 발생부(520)에 연결되고, 플립플롭(FF4, FF5)의 리셋신호 입력단(R4, R5)에는 리셋신호가 입력된다.
프리 스위칭 신호 발생부(520)는 플립플롭(FF6)과 인버터(INV4)와 부정 논리곱 게이트(NAND9)로 구성되며, 플립플롭(FF6)의 클럭펄스 입력단(CK6)에는 클럭펄스(CLK)가 입력되고, 플립플롭(FF6)의 입력단(D6)에는 제1비교기(400)가 연결되고, 리셋신호 입력단(R6)에는 전원전압(Vcc)이 연결되고, 플립플롭(FF6)의 출력단(Q6)에는 인버터(INV4)가 연결되고, 인버터(INV4)의 출력단은 부정 논리곱 게이트(NAND9)의 입력단에 연결되고, 인에이블 신호 발생부(510)의 출력단은 부정 논리곱 게이트(NAND9)의 입력단에 연결되고, 부정 논리곱 게이트(NAND9)의 출력단은 스위칭 신호 발생부(530)에 연결된다.
스위칭 신호 발생부(530)는 부정 논리곱 게이트(NAND10)와 플립플롭(FF7)과 논리합 게이트(OR1)로 구성되며, 부정 논리곱 게이트(NAND10)의 입력단에는 제1카운터(200)의 출력단이 연결되고, 플립플롭(FF7)의 리셋신호 입력단(R7)에는 부정 논리곱 게이트(NAND10)의 출력단이 연결되고, 플립플롭(FF7)의 입력단(D7)에는 전원전압(Vcc)이 연결되고, 플립플롭(FF7)의 클럭신호 입력단(CK7)에는 프리 스위칭 신호 발생부(520)의 출력단이 연결되고, 논리합 게이트(OR1)의 입력단에는 프리 스위칭 신호 발생부(520)의 출력단과 플립플롭(FF7)의 출력단이 연결된다.
프리 스위칭 잡음 제거 신호 발생부(540)는 부정 논리곱 게이트(NAND11, NAND12, NAND13)와 플립플롭(FF8)과 인버터(INV5, INV6)로 구성된다. 플립플롭(FF8)의 입력단(D8)에는 제2비교기(700)가 연결되고, 플립플롭(FF8)의 클럭신호 입력단(CK8)에는 클럭신호가 입력되고, 리셋신호 입력단(R8)에는 전원전압(Vcc)이 연결되고, 플립플롭(FF8)의 출력단(Q8)은 인버터(INV6)에 연결되고, 인버터(INV6)의 출력단은 부정 논리곱 게이트(NAND13)의 입력단에 연결된다. 정류 제어 펄스 발생부(100)의 출력단은 인버터(INV5)의 입력단에 연결되고, 인버터(INV5)의 출력단은 부정 논리곱 게이트(NAND16)의 하나의 입력단에 연결되고, 부정 논리곱 게이트(NAND12)의 입력단에는 스위칭 신호 발생부(530)의 출력단이 연결되고, 부정 논리곱 게이트(NAND11)의 출력단은 부정 논리곱 게이트(NAND12)의 입력단에 연결되고, 부정 논리곱 게이트(NAND12)의 출력단은 부정 논리곱 게이트(NAND11)의 입력단에 연결되어 부정 논리곱 게이트(NAND11, NAND12)는 래치를 형성한다. 부정 논리곱 게이트(NAND12)의 출력단은 부정 논리곱 게이트(NAND13)에 연결되고, 부정 논리곱 게이트(NAND13)의 출력단은 스위칭 잡음 제거 신호 발생부(550)에 연결된다.
스위칭 잡음 제거 신호 발생부(550)는 부정 논리곱 게이트(NAND14)와 플립플롭(FF9)과 논리합 게이트(OR2)로 구성되며, 부정 논리곱 게이트(NAND14)의 입력단은 제1카운터(200)의 출력단이 연결되고, 부정 논리곱 게이트(NAND14)의 출력단은 플립플롭(FF9)의 리셋신호 입력단(R9)에 연결되고, 플립플롭(FF9)의 클럭신호 입력단(CK9)에는 프리 스위칭 잡음 제거 신호 발생부(550)의 출력단이 연결되고, 플립플롭(FF9)의 입력단(D9)에는 전원전압(Vcc)이 연결되고, 플립플롭(FF9)의 출력단(Q9)은 논리합 게이트(OR2)의 하나의 입력단에 연결되고, 프리 스위칭 잡음 제거 신호 발생부(540)는 논리합 게이트(OR2)의 다른 입력단에 연결된다.
카운팅 초과 방지부(560)는 부정 논리곱 게이트(NAND15)와 논리곱 게이트(AND3)와 플립플롭(FF10)과 인버터(INV7)로 구성되고, 부정 논리곱 게이트(NAND15)의 입력단에는 제1카운터(200)가 연결되고, 부정 논리곱 게이트(NAND15)의 출력단은 플립플롭(FF10)의 클럭펄스 입력단(CK10)에 연결되고, 플립플롭(FF10)의 입력단(D10)에는 전원전압(Vcc)이 연결되고, 플립플롭(FF10)의 리셋신호 입력단(R10)에는 정류 제어 펄스 발생부(100)의 출력단이 연결되고, 플립플롭(FF10)의 출력단(Q10)은 인버터(INV7)에 연결되고, 인버터(INV7)의 출력단은 논리곱 게이트(AND3)의 하나의 입력단에 연결되고, 논리곱 게이트(AND3)의 다른 입력단에는 클럭펄스(CLK)가 입력된다.
이하에서는 도면을 참조하여 본 실시예의 동작에 대해 설명한다.
3상 비엘디시 모터는 회전자인 영구자석이 회전하는 동안 고정자의 3개의 코일에 흐르는 직류전류의 흐름의 방향을 계속해서 변경함으로써 모터의 회전을 계속 유지한다. 이 때 코일에 흐르는 전류의 흐름의 방향을 변경하는 것을 정류(commutation)이라고 하는데, 예를 들어 직류 전류의 흐름을 U상 코일→V상 코일에서 V상 코일→W상 코일로 변경하는 것을 말한다.
이 때 정류 시간의 결정은 센서 없는 3상 비엘디시 모터에서는 전류가 흐르지 않는 한상의 코일에서 유기되는 역기전력을 기초로 결정한다.
이하에서는 도면을 참조하여 역기전력의 분포를 기초로 정류 결정 시간에 대해 설명한다.
도3은 영구자석의 자계분포와 회전자 영구자석 하나의 회전에 의해 한상(U상)의 코일에서 유기되는 역기전력의 분포를 도시한 것이다.
도4는 3상의 코일에 유기되는 역기전력의 분포곡선과 기준펄스 발생부의 기준펄스(FG_RAW)를 도시한 것이다.
도3은 N극의 자계를 양으로 가정할 때 자계분포에 대한 역기전력의 분포인데, 이는 코일에 유기되는 역기전력은 자계의 세기의 시간에 대한 변화에 비례하기 때문이다.
도4의(a)는 도3의 역기전력 분포를 3상 모두에 대해 도시한 것인데, 모터의 토크가 최대가 되기 위해서는 각 시간에서 역기전력이 최대인 상과 최소인 상 사이에 전류를 흘려야 한다. 이를 위해서는 도4의(a)에서 알 수 있는 바와 같이 역기전력 분포 곡선 주기의 마다 정류를 수행하면 된다.
본 실시예에서는 정류 시간을 용이하게 결정하기 위해 이러한 역기전력 분포를 디지털 논리 회로를 통하여 펄스 형태로 변경한다.
이하에서는 정류 동작을 수행하는 기준 펄스가 되는 정류 제어 펄스(HALF_FG_PULSE)의 생성과정에 대해 설명한다.
도7은 기준펄스 발생부를 도시한 것이다.
도8은 정류 제어 펄스 생성부를 도시한 것이다.
정류 제어 펄스 발생부(100)의 기준펄스 발생부(10)에서는 비교기(COM1, COM2, COM3)의 +단자에 각상의 상전압을 입력받고 -단자에 중성점의 전압을 입력받아 비교한다. 비교기(COM1, COM2, COM3)의 출력값은 도4의 (b),(c),(d)에 도시되어 있다.
비교기의 출력값은 부정 논리곱 게이트(NAND1, NAND2, NAND3)와 논리곱 게이트(AND1)를 통과하면서 기준펄스(FG_RAW)를 출력한다. 기준펄스(FG_RAW)는 도4의 (e)에 도시되어 있다.
기준펄스(FG_RAW)의 주기는 역기전력 분포곡선 주기의 이다.
생성된 기준펄스(FG_RAW)는 도8의 정류 제어 펄스 생성부(20)에 입력된다.
부정 논리곱 게이트(NAND4, NAND5)로 이루어진 래치는 스위칭 잡음을 제거하기 위한 부분이고, 이는 뒤에 설명한다.
플립플롭(FF1)의 클럭펄스 입력단(CK1)에 클럭펄스(CLK) 하나가 입력되면 기준펄스(FG_RAW)는 플립플롭(FF1)의 출력단(Q1)으로 전달된다. 여기서, 본 실시예에서 사용되는 클럭펄스(CLK)는 동일한 것으로 가정하고, 플립플롭은 클럭펄스가 로우에서 하이로 변할 때 출력단으로 입력값이 전달되는 정에지 트리거형 플립플롭으로 가정한다.
먼저 기준펄스(FG_RAW)의 논리값이 로우에서 하이(HIGH)로 변할 때를 살펴본다.
이전 기준펄스(FG_RAW)의 논리값이 로우였으므로, 플립플롭(FF1, FF2, FF3)의 출력값(Q1, Q2, Q3)은 로우로 설정되어 있다.
최초에 부정 논리곱 게이트(NAND8)의 출력값은 로우다.
클럭펄스(CLK)가 두 개가 입력되면 플립플롭(FF2)의 출력값(Q2)이 하이가 된다. 이와 동시에 인버터(INV1)의 출력값은 로우가 되고, 부정 논리곱 게이트(NAND6)의 출력값은 하이가 되고, 또한 부정 논리곱 게이트(NAND7)의 출력값은 로우가 된다. 따라서, 부정 논리곱 게이트(NAND8)의 출력값은 하이가 된다.
세 번째 클럭펄스(CLK)가 입력되면 플립플롭(FF3)의 출력값은 하이로 바뀌고 부정 논리곱 게이트(NAND6)의 출력값은 하이가 된다. 부정 논리곱 게이트(NAND7)의 출력값은 하이가 된다. 따라서, 부정 논리곱 게이트(NAND8)의 출력값은 로우가 된다.
따라서, 기준펄스(FG_RAW)가 로우에서 하이로 바뀌면 정류 제어 펄스 생성부(20)의 출력은, 도9에 도시된 바와 같이, 로우-하이-로우로 한주기의 클럭펄스(CLK)만큼의 폭을 갖는 게이트 펄스가 발생한다.
이번에는 기준펄스(FG_RAW)의 논리값이 하이에서 로우로 바뀐 경우를 살펴본다.
이전 기준펄스(FG_RAW)의 논리값이 하이였으므로, 플립플롭(FF1, FF2, FF3)의 출력값(Q1, Q2, Q3)은 하이로 설정되어 있다.
최초에 부정 논리곱 게이트(NAND8)의 출력값은 로우다.
클럭펄스(CLK)가 두 개가 입력되면 플립플롭(FF2)의 출력값(Q2)이 로우가 된다. 이와 동시에 인버터(INV1)의 출력값은 하이가 되고, 부정 논리곱 게이트(NAND6)의 출력값은 로우가 되고, 또한 부정 논리곱 게이트(NAND7)의 출력값은 하이가 된다. 따라서, 부정 논리곱 게이트(NAND8)의 출력값은 하이가 된다.
세 번째 클럭펄스(CLK)가 입력되면 플립플롭(FF3)의 출력값은 로우로 바뀌고 부정 논리곱 게이트(NAND6)의 출력값은 하이가 된다. 부정 논리곱 게이트(NAND7)의 출력값은 하이가 된다. 따라서, 부정 논리곱 게이트(NAND8)의 출력값은 로우가 된다.
따라서, 기준펄스(FG_RAW)가 하이에서 로우로 바뀌면 정류 제어 펄스 생성부(20)의 출력은, 도9에 도시된 바와 같이, 로우-하이-로우로 한주기의 클럭펄스만큼의 폭을 갖는 게이트 펄스가 발생한다.
따라서, 정류 제어 펄스 생성부(20)에 기준펄스(FG_RAW)가 입력되면, 도9에 도시된 바와 같이 하이-로우 또는 로우-하이로 논리값이 바뀔 때 한주기의 클럭펄스만큼의 폭을 갖는 게이트 펄스가 발생한다.
이러한 게이트 펄스의 열을 정류 제어 펄스(HALF_FG_PULSE)라 하고, 이하에서 정류 시간 결정에 사용된다.
한편 도4에 도시된 바와 같이, 모터 각상의 정류는 기준펄스(FG_RAW)의 반주기마다 수행되어야 한다. 이를 도9에서 보면 정류는 결국 정류 제어 펄스(HALF_FG_PULSE)의 중간지점에서 수행되어야 한다.
결국 정류 시간을 정확히 결정하기 위해서는 정류 제어 펄스(HALF_FG_PULSE)의 중간지점을 정확히 찾는 것에 좌우된다.
이하에서는 정류 시점을 결정하는 동작에 대해 설명한다.
본 실시예에서는 정류제어펄스의 중간시점을 찾기 위해서 정류 제어 펄스(HALF_FG_PULSE)의 주기를 제1카운터(200)에 의해 카운팅하고, 그 카운팅된 클럭수의 이 되는 지점이 정류시점이 된다.
제1카운터(200)는 도9에 도시된 정류 제어 펄스(HALF_FG_PULSE)의 게이트 펄스가 입력된 후부터 정류 제어 펄스(HALF_FG_PULSE)의 주기를 클럭펄스(CLK)의 개수로 카운팅한다. 여기서 최초에 카운팅하는 정류 제어 펄스를 제1 정류 제어 펄스라 한다.
카운팅된 제1 정류 제어 펄스의 클럭수는 2진값인데, 최하위 비트를 제외하고 메모리(300)에 저장된다. 이는 카운팅된 클럭수의 을 메모리에 저장하기 위함인데, 2진수는 최하위 비트값을 제외하면 원래 2진수의 이 되기 때문이다.
제1카운터(200)는 위에서 카운팅한 제1 정류 제어 펄스의 다음번에 오는 정류 제어 펄스를 제1 정류 제어 펄스를 카운팅할 때와 마찬가지로 카운팅한다.
카운팅되는 정류 제어 펄스의 클럭수는 제1 비교기(400)로 계속 보내지고, 제1 비교기(400)는 제1카운터(200)에서 보내져오는 클럭수와 메모리(300)에 저장되어 있는 제1 정류 제어 펄스의 클럭수의 과 비교한다. 비교동작 수행중 일치하면 이를 출력 제어부(500)에 알린다. 본 실시예에서는 비교결과 동일한 경우 물론 하이신호를 출력하게 할 수도 있으나, 로우신호를 출력한다고 가정한다.
이하에서는 출력제어부(500)에서 제1 비교기(400)의 동작에 따라 정류를 수행케 하는 스위칭 신호(SWITCHING)를 출력하는 동작에 대해 도면을 참조하여 설명한다.
먼저 인에이블 신호 발생부(510)의 동작에 대해 설명한다.
도14는 인에이블 신호 발생부를 도시한 것이고, 도10은 인에이블 신호의 타이밍도를 도시한 것이다.
인에이블 신호 발생부(510)는 정류를 수행하는 스위칭 신호(SWITCHING)를 최초의 정류 제어 펄스의 다음 정류 제어 펄스가 입력될 때부터 출력하는 것을 보장하기 위한 것이다. 이는 최초의 정류 제어 펄스는 규칙적인 정류 제어 펄스가 발생된 이후부터 스위칭 동작을 수행하도록 하기 위한 것이다.
인에이블 신호 발생부(510)의 플립플롭(FF4)의 출력단(Q4)의 출력값은 최초에 로우로 리셋시켜놓고, 이때 입력단(D4)의 논리값은 출력단(Q4)에 인버터가 연결된 값이기 때문에 하이상태이다. 클럭펄스 입력단(CK4)에 정류 제어 펄스(HALF_FG_PULSE)중 최초의 게이트 펄스가 입력되면 로우에서 하이로 논리값이 바뀔 때, 출력단(Q4)의 출력값이 하이로 바뀐다. 그러면 이때 입력단(D4)의 입력값은 로우로 바뀐다. 또, 다음번 게이트 펄스가 입력되면 플립플롭(FF4)의 출력단의 출력값은 같은 원리에 의해 하이에서 로우로 바뀐다. 따라서, 플립플롭(FF4)의 출력단(Q4)의 출력값은 기준펄스(FG_RAW)와 같은 주기를 갖고 논리값은 반전된 펄스형태이다.
이때, 플립플롭(FF5)의 클럭펄스 입력단(CK5)에는 플립플롭(FF4)의 출력값의 반전된 값이 입력되므로, 기준펄스(FG_RAW)와 동일한 형태의 펄스가 플립플롭(FF5)의 클럭펄스 입력단(D5)에 입력됨을 알 수 있다. 한편, 플립플롭(FF5)의 입력단(D5)은 전원전압(Vcc)에 연결되어 있으므로, 플립플롭(FF5)의 출력값은 2번째 정류 제어 펄스가 입력되기 이전에는 로우였다가 2번째 정류 제어 펄스가 입력될 때부터 하이의 논리값이 계속 출력된다. 따라서, 이상의 동작에 의해 인에이블 신호 발생부(510)는 2번째 정류 제어 펄스가 입력된 이후부터 하이신호가 발생하는 인에이블 신호를 출력한다.
이제 스위칭 신호를 발생하는 프리 스위칭 신호 발생부(520)와 스위칭 신호 발생부(530)의 동작에 대해 설명한다.
도15는 프리 스위칭 신호 발생부를 도시한 것이고, 도16은 스위칭 신호 발생부를 도시한 것이고, 도11은 프리 스위칭 신호와 스위칭 신호의 타이밍도를 도시한 것이다.
스위칭 신호(SWITCHING)는 모터 각상에 정류를 하도록 하는 신호이고, 스위칭 신호는 정류 제어 펄스(HALF_FG_PULSE)주기의 중간시점에 발생한다.
플립플롭(FF6)의 입력단(D6)에는 제1비교기(400)의 출력단이 연결되어 있고, 클럭펄스 입력단(CK6)에는 클럭펄스(CLK)가 입력되므로, 클럭펄스가 로우에서 하이로 바뀔 때마다 입력단(D6)에 입력되는 제1비교기(400)의 출력값이 출력단(Q6)으로 전달된다. 한편, 제1비교기(400)의 출력값은 위에서 설명한 바와 같이, 비교 결과 동일한 순간에만 로우값을 출력한다고 가정했으므로, 부정 논리곱 게이트(NAND9)의 입력단에는 비교결과 동일한 순간에만 하이 값으로 바뀌는 게이트 펄스가 입력된다. 또한, 부정 논리곱 게이트(NAND9)의 다른 입력단에는 인에이블 신호(OUT_ENABLE)가 입력되므로 부정 논리곱 게이트(NAND9)의 출력값은 도9의 스위칭 신호와 동일한 형태의 프리 스위칭 신호(PRE_SWITCHING)가 출력된다.
이제 스위칭 신호 발생부(530)의 동작에 대해 설명한다.
도16은 스위칭 신호 발생부를 도시한 것이다.
부정 논리곱 게이트(NAND10)는 제1카운터(200)의 2진값 중 하위비트 3비트의 값과 그 이상의 비트가 반전된 값을 부정논리곱한다. 부정 논리곱 게이트(NAND10)는 정류 제어 펄스가 입력된 후 조금 지난 후 플립플롭(FF7)의 출력단(Q7)의 출력값을 클리어시켜 주는 역할을 한다. 플립플롭(FF7)의 클럭펄스 입력단(CK7)에는 프리 스위칭 신호(PRE_SWITCHING)가 입력되고, 입력단(D7)에는 전원전압(Vcc)이 입력되므로 프리 스위칭 신호중 로우에서 하이로 바뀔 때 출력단(Q7)의 값이 로우에서 하이로 바뀌는 출력값을 나타낸다.
논리합 게이트(OR1)는 프리스위칭 신호(PRE_SWITCHING)와 플립플롭(FF7)의 출력값을 논리합하므로, 논리합 게이트(OR1)의 출력값은 프리스위칭 신호와 동일한 형태의 펄스를 출력하게 된다. 따라서, 스위칭 신호 발생부(530)가 도9의 스위칭신호가 출력하게 된다.
이하에서는 스위칭 동작에 따른 잡음을 제거하는 역할을 하는 프리 스위칭 잡음 제거 신호 발생부(540)와 스위칭 잡음 제거 신호 발생부(550)의 동작에 대해 설명한다.
도17은 프리 스위칭 잡음 제거 신호 발생부를 도시한 것이고, 도18은 스위칭 잡음 제거 신호 발생부를 도시한 것이고, 도12는 프리 스위칭 잡음 제거 신호와 스위칭 잡음 제거 신호의 타이밍도를 도시한 것이다.
스위칭 잡음 제거 신호는 정류 동작의 수행후 발생하는 스위칭 잡음을 제거하기 위한 것으로서, 스위칭 동작후 정류제어펄스 주기의 동안 스위칭 잡음의 발생을 방지하는 동작을 한다.
구체적인 동작은 이하에서 설명한다.
부정 논리곱 게이트(NAND11, NAND12)로 이루어진 래치의 정류 제어 펄스가 입력되는 입력단에는 인버터(INV5)가 연결되어 있으므로, 부정 논리곱 게이트(NAND11)의 입력값은 도12의 (a)와 같고, 스위칭 신호(SWITCHING)의 입력은 도12의 (b)와 같이 되므로, 부정 논리곱 게이트(NAND12)의 출력값은 도12의 (c)와 같이 된다. 즉, 부정 논리곱 게이트(NAND12)의 출력값은 스위칭 동작이 있고 난 후 다음 정류 제어 펄스가 입력될 때까지 하이 신호가 출력된다.
한편, 플립플롭(FF8)의 입력단(D8)에는 제2비교기(700)의 출력값이 입력되고, 클럭펄스 입력단(CK8)에는 클럭펄스(CLK)가 입력되고, 플립플롭(FF8)의 출력단(Q8)에는 인버터(INV6)가 연결되어 있으므로, 인버터(INV6)의 출력값은 제2비교기(700)의 출력값의 반전된 값이 출력된다. 즉, 제2비교기의 출력값은 스위칭 신호가 입력된 후 정류 제어 펄스 주기의 이 지난 후 로우 펄스가 잠시 발생하는 도12의 (d)와 같이 되므로, 인버터(INV6)의 출력값은 도12(e)와 같이 된다.
따라서, 부정 논리곱 게이트(NAND13)의 출력값은 도12의 (c)와 도12의 (e)의 입력값을 부정 논리곱한 결과가 되므로, 그 출력값은 도12의 (f)와 같이 된다.
이제 스위칭 잡음 제거 신호 발생부(550)의 동작에 대해 설명한다.
도19는 카운팅 초과 발생부를 도시한 것이다.
플립플롭(FF9)의 리셋신호 입력단(R9)에는 제1카운터(200)의 출력 2진값의 하위 비트와 그외의 상위비트의 반전된 값을 부정 논리곱 하는 부정 논리곱 게이트(NAND14)가 연결되어 있다. 이는 정류 제어 펄스중 게이트 펄스가 입력된 후 조금 후 플립플롭(FF9)의 출력값을 리셋시키기 위한 것이다. 본 실시예에서는 플립플롭(FF9)의 출력값은 로우값으로 리셋된다고 가정한다.
플립플롭(FF9)의 클럭펄스 입력단(CK9)에는 도12f의 논리값이 입력되고 입력단(D9)에는 전원전압(Vcc)이 연결되어 있으므로, 플립플롭(FF9)의 출력값은 도12의 (g)와 같은 펄스가 출력된다.
이상과 같은 스위칭 잡음 제거 신호 발생부(550)의 동작에 의해 스위칭 동작이 발생하는 순간의 잡음을 제거하게 된다.
이하에서는 카운팅 초과 방지부(560)의 동작에 대해 설명한다.
도19는 카운팅 초과 방지부를 도시한 것이다.
카운팅 초과 방지부(560)는 최초 모터 구동시에 정류 제어 펄스의 주기가 과도하게 길고, 이로 인해 카운터가 측정할 수 있는 시간의 범위를 벗어나는 경우 정류시간의 신뢰성을 보장할 수 있기 때문에 스위칭 동작의 정확성이 떨어지는 것을 방지하기 위한 것으로서, 카운터가 측정할 수 있는 가장 긴 시간을 기준으로 스위칭 신호와 스위칭 잡음 제거 신호를 발생시키기 위한 것이다. 이를 위해 제1카운터(200)의 최대값 부근에 도달한 경우 카운터의 클럭을 매스킹(masking)하여 최대값을 유지토록 한다.
구체적인 동작은 다음과 같다. 제1카운터의 출력값의 하위 2비트의 반전된 값과 그외의 상위비트를 부정 논리곱 하는 부정 논리곱 게이트(NAND15)의 출력단이 플립플롭(FF10)의 클럭펄스 입력단(CK10)에 연결되어 있고, 입력단(D10)에 전원전압(Vcc)이 연결되어 있으므로, 플립플롭(FF10)의 출력값은 도12의 (i)와 같이 된다. 따라서, 인버터(INV7)의 출력값은 도12의 (j)와 같이 된다. 따라서, 논리곱 게이트(AND3)에 의해 인버터(INV7)의 출력값과 클럭펄스(CLK)가 논리곱되므로, 도12의 (j)의 로우값이 출력되는 순간동안 카운터에 입력되는 클럭펄스(CLK)가 입력되지 않게 하여 제1카운터(200)의 동작을 중단시킨다. 이로 인해 그때까지 카운팅된 값이 유지하게 된다.
이상과 같은 동작에 의해 도9에 도시된 펄스들이 발생된다.
본 실시예에 설명한 것은 하나의 예에 지나지 않고, 플립플롭의 종류나 논리게이트의 구성은 등가적으로 변형하여 구현할 수 있으며, 본 실시예에 한정되는 것이 아니다.
본 발명의 비엘디시 모터의 정류 시간 결정 장치 및 방법에 따르면, 각 상의 모터의 정류 시점을 정확히 결정할 수 있고, 모터 구동의 효율을 높일 수 있다.

Claims (18)

  1. 모터 각상의 코일에서 발생하는 역기전력의 검출에 의해 정류 시간을 결정하는 센서 없는 3상 비엘디시 모터에서,
    각 상의 상전압을 입력받아 모터 각상의 정류시점을 결정하는 기준이 되는 정류 제어 펄스를 생성하는 정류 제어 펄스 발생부,
    상기 정류 제어 펄스 발생부에서 출력된 제1 정류 제어 펄스를 입력받아 정류 제어 펄스를 카운팅하는 제1카운터,
    상기 제1카운터에서 카운팅된 제1 정류 제어 펄스의 카운팅값의 을 기억하는 메모리,
    상기 제1카운터에서 카운팅된 제1정류 제어 펄스에 이어서 입력되는 정류 제어 펄스의 카운팅 값과 상기 메모리에 기억된 제1 정류 제어 펄스의 카운팅하다 을 비교하는 제1비교기,
    상기 제1비교기의 비교결과를 입력받아 모터 각상의 정류를 제어하는 스위칭신호를 출력하는 출력제어부를 포함하는 3상 비엘디시 모터의 정류 시간 결정 장치.
  2. 제1항에서,
    상기 스위칭신호를 입력받아 스위칭신호를 카운팅하는 제2카운터,
    상기 메모리에 저장된 카운팅값의 과 상기 제2카운터의 카운팅수를 입력받아 비교하여 상기 출력제어부로 출력하는 제2비교기를 더 포함하는 3상 비엘디시 모터의 정류 시간 결정 장치.
  3. 제2항에서,
    상기 출력제어부는 상기 제2비교기의 출력신호를 입력받아 스위칭 잡음을 제거하는 스위칭 잡음 제거 신호를 출력하는 3상 비엘디시 모터의 정류 시간 결정 장치.
  4. 제3항에서,
    상기 정류 제어 펄스 발생부는,
    모터 각상의 상전압과 중성점의 전압을 입력받아 일정 주기의 기준펄스를 출력하는 기준펄스 발생부,
    상기 기준 펄스 발생부의 기준펄스와 상기 출력제어부의 스위칭 신호와 스위칭 잡음 제거신호를 입력받아 상기 기준펄스의 논리값이 변할 때마다 게이트 형태의 펄스가 발생하는 정류 제어 펄스를 출력하는 정류 제어 펄스 생성부를 포함하는 3상 비엘디시 모터의 정류 시간 결정 장치.
  5. 제4항에서,
    상기 기준 펄스 발생부는,
    +단자에 3상의 상전압이 -단자에 중성점의 전압이 각각 입력되는 제3, 제4, 제5 비교기,
    상기 제3비교기의 출력과 제4비교기의 출력을 부정 논리곱하는 제1 부정 논리곱 게이트,
    상기 제4비교기의 출력과 제5비교기의 출력을 부정 논리곱하는 제2 부정 논리곱 게이트,
    상기 제5비교기의 출력과 제3비교기의 출력을 부정 논리곱하는 제3 부정 논리곱 게이트,
    상기 제1, 제2, 제3 부정 논리곱 게이트의 출력을 논리곱하여 기준펄스를 출력하는 제1 논리곱 게이트를 포함하며,
    상기 제1 논리곱 게이트의 출력 기준펄스의 주기는 모터가 정류를 실시하는 주기의 두배인 3상 비엘디시 모터의 정류 시간 결정 장치.
  6. 제4항에서,
    상기 정류 제어 펄스 생성부는,
    상기 출력제어부의 스위칭 잡음 제거 신호와 상기 출력 제어부의 스위칭 신호를 입력받아 스위칭 신호의 입력시부터 스위칭 잡음 제거신호의 입력시까지 로우 논리값을 출력하여 클럭펄스의 입력을 방지하는 래치,
    상기 래치의 출력 논리값과 기준클럭을 논리곱하여 출력하는 제2 논리곱 게이트,
    상기 제2 논리곱 게이트의 출력을 클럭펄스 입력단에 입력받고 상기 기준 펄스 발생부의 기준펄스를 입력단에 입력받아 상기 제2 논리곱 게이트의 출력중 클럭펄스에 따라서 상기 기준 펄스를 출력단으로 출력하는 제1 플립플롭,
    상기 제1 플립플롭의 출력을 입력단에 입력받고 상기 클럭펄스를 클럭펄스 입력단에 입력받아 상기 클럭펄스에 따라서 상기 제1플립플롭의 출력단에 출력하는 제2 플립플롭,
    상기 제2플립플롭의 출력을 입력단에 입력받고 상기 클럭펄스를 입력받아 상기 클럭펄스에 따라서 상기 제2 플립플롭의 출력을 출력단에 출력하는 제3 플립플롭,
    상기 제2 플립플롭의 출력단에 연결된 제1 인버터,
    상기 제1 인버터의 출력과 상기 제3 플립플롭의 출력을 입력받아 부정논리곱하는 제4 부정논리곱 게이트,
    상기 제3 플립플롭의 출력단에 연결된 제2 인버터,
    상기 제2 플립플롭의 출력값과 상기 제2 인버터의 출력값을 부정 논리곱하는 제5 부정 논리곱 게이트,
    상기 제4, 제5 부정 논리곱 게이트의 출력을 부정 논리곱하는 제6 부정 논리곱 게이트를 포함하며,
    상기 기준펄스의 논리값이 변경할 때마다 게이트 형태의 펄스가 생기는 정류 제어 펄스를 생성하는 3상 비엘디시 모터의 정류 시간 결정 장치.
  7. 제1항에서,
    상기 제1카운터는,
    상기 클럭펄스로써 제1 정류 제어 펄스의 주기를 2진값으로 카운팅하는 3상 비엘디시 모터의 정류 시간 결정 장치.
  8. 제1항에서,
    상기 메모리는,
    상기 제1카운터에서 카운팅된 2진값의 최하위 비트를 제외하고 기억하는 3상 비엘디시 모터의 정류 시간 결정 장치.
  9. 제1항에서,
    상기 제1비교기는,
    상기 제1정류제어펄스 이후에 입력되는 정류 제어 펄스의 카운팅된 수와 상기 메모리에 기억된 제1 정류 제어 펄스의 카운팅된 수의 을 비교하여 일치하면 제1 논리값을 출력하는 3상 비엘디시 모터의 정류 시간 결정 장치.
  10. 제1항에서,
    상기 출력제어부는,
    상기 정류제어 펄스를 입력받아 상기 정류 제어 펄스의 주기가 일정할 때 상기 스위칭 신호가 출력되도록 하는 인에이블 신호를 출력하는 인에이블 신호 출력부,
    상기 제1카운터의 카운팅된 2진값을 입력받아 카운팅 2진값이 카운터의 용량을 초과하는 경우 제1카운터의 동작을 중지시키는 카운팅 초과 방지부,
    상기 정류 제어 펄스와 상기 스위칭 신호와 상기 제2카운터의 카운팅된 2진값을 입력받아 스위칭 잡음 제거를 위한 스위칭 잡음 제거 신호를 생성하기 위한 프리 스위칭 잡음 제거 신호를 생성하는 프리 스위칭 잡음 제거 신호 발생부,
    상기 프리 스위칭 잡음 제거 신호 발생부에서 출력한 프리 스위칭 잡음 제거 신호와 상기 제1카운터의 카운팅 2진값을 입력받아 스위칭 동작에 의해 발생하는 스위칭 잡음을 제거하는 스위칭 잡음 제거 신호 발생부,
    상기 제1비교기의 출력값을 입력받아 스위칭 신호를 발생시키기 위한 프리 스위칭 신호를 출력하는 프리 스위칭 신호 발생부,
    상기 제1카운터의 출력 2진값과 상기 프리 스위칭 신호를 입력받아 모터 각상의 정류를 수행하도록 하는 스위칭 신호를 출력하는 스위칭 신호 발생부를 포함하는 3상 비엘디시 모터의 정류 시간 결정 회로.
  11. 제10항에서,
    상기 인에이블 신호 출력부는,
    상기 정류 제어 펄스를 클럭펄스 입력단에 입력받고 출력단의 이전신호의 부정논리값을 입력단에 입력받아 상기 정류 제어 펄스에 따라서 입력 신호를 출력단에 출력하는 제4플립플롭,
    상기 제4플립플롭의 출력단에 연결된 제3 인버터,
    상기 제3 인버터의 출력신호를 클럭신호 입력단에 입력받고 입력단에 하이 논리값을 입력받아 상기 제3 인버터의 출력신호에 따라서 입력단의 하이 논리값을 출력단에 출력하는 제5플립플롭을 포함하는 3상 비엘디시 모터의 정류 시간 결정 장치.
  12. 제10항에서,
    상기 카운팅 초과 방지부는,
    제1카운터의 카운팅 2진값의 하위 수비트의 반전된 값들과 그외의 비트의 논리값들을 부정 논리곱하는 제7 부정 논리곱 게이트,
    상기 제7 부정 논리곱 게이트의 출력 논리값을 클럭 펄스 입력단에 입력받고 입력단에 하이 논리값을 입력받아 상기 제7 부정 논리곱 게이트의 출력 논리값의 출력값에 따라서 하이 논리값을 출력단에 출력하는 제6플립플롭,
    상기 제8플립플롭의 출력단에 연결된 제4인버터,
    상기 제4인버터의 출력값과 상기 클럭펄스를 논리곱하여 제1카운터의 클럭 입력단으로 출력하는 제2 논리곱 게이트를 포함하며,
    상기 카운터의 카운팅 2진값이 일정치에 이르면 상기 제1카운터로 상기 클럭펄스가 입력되는 것을 막는 3상 비엘디시 모터의 정류 시간 결정 장치.
  13. 제10항에서,
    상기 프리 스위칭 잡음 제거 신호 발생부는,
    상기 클럭펄스를 클럭펄스 입력단에 입력받고 상기 제2비교기의 출력값을 입력단에 입력받아 상기 클럭펄스에 따라서 입력값을 출력단에 출력하는 제7플립플롭,
    상기 제7플립플롭에 연결된 제5인버터,
    상기 제5인버터의 출력값과 상기 인에이블 신호를 입력받아 부정 논리곱하여 출력하는 제8 부정 논리곱 게이트를 포함하는 3상 비엘디시 모터의 정류 시간 결정 장치.
  14. 제10항에서,
    상기 스위칭 잡음 제거 신호 발생부는,
    상기 제1카운터의 출력 카운팅 2진값을 입력받아 제1카운터의 하위 수비트의 반전된 논리값과 그외의 비트들의 논리값을 부정 논리곱하는 제9 부정 논리곱 게이트,
    상기 프리 스위칭 잡음 제거 신호 발생부의 출력 프리 스위칭 잡음 제거 신호를 클럭펄스 입력단에 입력받고 하이 논리값을 입력단에 입력받아 상기 프리 스위칭 잡음 제거 신호에 따라서 하이 논리값을 출력단에 출력하는 제8플립플롭,
    상기 제8플립플롭의 출력값과 상기 프리 스위칭 잡음 제거 신호 발생부의 출력 프리 스위칭 잡음 제거 신호를 논리합하여 출력하는 제1 논리합 게이트를 포함하는 3상 비엘디시 모터의 정류 시간 결정 회로.
  15. 상기 프리 스위칭 신호 발생부는,
    상기 제1비교기의 출력값을 입력단에 입력받고 클럭펄스 입력단에 상기 클럭펄스를 입력받고 상기 클럭펄스에 따라서 상기 제1비교기의 출력값을 출력단에 출력하는 제9플립플롭,
    상기 제9플립플롭의 출력단에 연결된 제7인버터,
    상기 제7인버터의 출력값과 상기 인에이블 신호 발생부의 출력 인에이블 신호를 부정 논리곱하여 출력하는 제10 부정 논리곱 게이트를 포함하는 3상 비엘디시 모터의 정류 시간 결정 회로.
  16. 제10항에서,
    상기 스위칭 신호 발생부는,
    상기 제1카운터의 출력 카운팅 2진값을 입력받아 제1카운터의 하위 수비트의 반전된 논리값과 그외의 비트들의 논리값을 부정 논리곱하는 제10 부정 논리곱 게이트,
    상기 프리 스위칭 신호 발생부의 출력 프리 스위칭 신호를 클럭펄스 입력단에 입력받고 하이 논리값을 입력단에 입력받고 상기 제10 부정 논리곱 게이트의 출력 논리값을 리셋 신호 입력단에 입력받아 프리 스위칭 신호에 따라서 출력단에 출력하는 제10플립플롭,
    상기 제10플립플롭의 출력의 출력 논리값과 상기 프리 스위칭 신호 발생부의 출력 프리 스위칭 신호를 논리합하여 출력하는 제2 논리합 게이트를 포함하는 3상 비엘디시 모터의 정류 시간 결정 회로.
  17. 모터 각상의 코일에서 발생하는 역기전력의 검출에 의해 정류 시간을 결정하는 센서 없는 3상 비엘디시 모터에서,
    모터 각상의 역기전력의 변화를 입력받아 정류시간을 결정하는 기초로 사용되는 정류 제어 펄스를 생성하는 단계,
    상기 정류 제어 펄스를 카운팅하는 단계,
    상기 카운팅된 정류 제어 펄스의 카운팅 값의 을 메모리에 저장하는 단계,
    상기 카운팅된 정류 제어 펄스 이후에 입력되는 정류 제어 펄스의 주기를 카운팅하는 단계,
    상기 카운팅 도중 입력되는 정류 제어 펄스의 카운팅 수가 메모리에 저장된 값과 일치하는 지 여부를 비교하는 단계,
    상기 비교결과 일치하는 순간 모터 각상의 정류를 수행하는 스위칭 펄스를 발생시키는 단계를 포함하는 3상 비엘디시 모터의 정류 시간 결정 방법.
  18. 제17항에서,
    상기 스위칭 펄스가 발생한 후로부터 정류 제어 펄스를 카운팅하는 단계,
    상기 스위칭 펄스의 발생후부터 정류 제어 펄스의 논리값의 변경을 방지하기 위하여 스위칭 잡음을 제거하는 신호를 발생하는 단계,
    상기 스위칭 펄스의 카운팅된 수가 상기 메모리에 저장된 값의 과 일치하는 지를 비교하는 단계,
    상기 비교결과 일치하면 정류 제어 펄스의 논리값의 변형을 중지시켜 스위칭 순간의 잡음을 제거하는 신호의 발생을 중지시키는 단계를 더 포함하는 3상 비엘디시 모터의 정류 시간 결정 방법.
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