KR100291178B1 - semiconductor device capable of preventing hole movement form pad area to cell area and method for fabricating the same - Google Patents

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Abstract

본 발명은 칩의 크기를 증가시키지 않고, 보다 용이한 방법으로 패드 주변에서 발생한 정공이 셀영역으로 이동되는 것을 억제할 수 있는 반도체 소자 및 그 제조 방법에 관한 것으로, 정전기에 의한 소자의 손상을 방지하기 위한 입력보호회로 영역의 제1 P웰과 셀영역의 제2 P웰 사이의 반도체 기판 내에 트렌치를 형성하고, 트렌치 바닥 및 반도체 기판 표면에 인접한 부분의 트렌치 측벽 주변에 N형 불순물 이온주입영역을 형성하여 정공의 이동 경로를 증가시킴으로써, 패드 주변에서 셀영역으로 정공이 이동하는 것을 억제하는데 그 특징이 있다.The present invention relates to a semiconductor device and a method of manufacturing the same, which can suppress the movement of holes generated around the pad to the cell region in an easier manner without increasing the size of the chip, and prevents damage to the device by static electricity. A trench is formed in the semiconductor substrate between the first P well of the input protection circuit region and the second P well of the cell region, and an N-type impurity ion implantation region is formed around the trench sidewalls of the trench bottom and the portion adjacent to the semiconductor substrate surface. It is characterized by suppressing the movement of holes from the pad periphery to the cell region by forming and increasing the movement path of the holes.

Description

패드 주변에서 발생한 정공이 셀영역으로 이동되는 것을 방지할 수 있는 반도체 소자 및 그 제조 방법{semiconductor device capable of preventing hole movement form pad area to cell area and method for fabricating the same}Semiconductor device capable of preventing the movement of holes generated around the pad to the cell area and a method for manufacturing the same. {Semiconductor device capable of preventing hole movement form pad area to cell area and method for fabricating the same}

본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 패드(PAD) 주변의 P웰에서 발생한 정공(hole)이 셀영역으로 이동하는 것을 억제할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of semiconductor device manufacturing, and more particularly, to a semiconductor device capable of suppressing movement of holes generated in P wells around a pad (PAD) into a cell region and a method of manufacturing the same.

반도체 소자에서 정전기(ESD, electrostatic Discharge)에 의한 손상을 방지하는 입력보호회로 등과 같이 패드 주위에 형성되는 구조들은 P웰(well) 상에 형성되는데, 이와 같은 패드 주위의 P웰 영역에서 발생되는 정공이 기판을 통하여 셀영역의 P웰 영역으로 이동함으로써, 소자의 VILL(input voltage low) 특성이 저하된다.Structures formed around the pads, such as an input protection circuit that prevents damage due to electrostatic discharge (ESD) in a semiconductor device, are formed on the P wells. Holes generated in the P well region around the pads are formed. By moving to the P well region of the cell region through this substrate, the input voltage low (VILL) characteristics of the device are degraded.

이러한 문제점을 해결하기 위하여 패드 주위의 P웰과 셀영역 P웰 간의 간격을 충분하게하여 정공의 이동 경로를 증가시키거나, 두 P웰 사이 또는 P웰 주변에 N웰을 형성하여 정공의 이동을 억제시킴으로써 VILL 특성 저하를 방지하는 방법이 제시되었다. 그러나, 패드 주변의 P웰과 셀영역 P웰 간의 간격을 증가시키는 방법과 두 P웰 사이에 N웰을 형성하는 방법은 칩(chip) 크기를 증가시키는 문제가 있고, P웰 주변에 매몰 N웰을 형성하는 방법은 특정 영역에 N웰 형성하기 위하여 이온주입 방지막 형성, 이온주입 공정 및 이온주입 방지막 제거 공정 등의 여러 단계가 실시되어야 하므로 공정이 용이하지 못한 단점이 있다.In order to solve this problem, the gap between the P well around the pad and the cell area P well is increased to increase the hole movement path, or the N well is formed between the two P wells or around the P well to suppress the hole movement. By preventing the degradation of the VILL properties have been proposed. However, the method of increasing the spacing between the P wells around the pad and the cell region P wells and forming the N wells between the two P wells has a problem of increasing chip size, and embedding N wells around the P wells. In order to form N wells in a specific region, various steps such as ion implantation prevention film formation, ion implantation process, and ion implantation prevention film removal process must be performed.

상기와 같은 문제점을 해결하기 위한 본 발명은 칩의 크기를 증가시키지 않고, 보다 용이한 방법으로 패드 주변에서 발생한 정공이 셀영역으로 이동되는 것을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.The present invention for solving the above problems does not increase the size of the chip, and provides a semiconductor device and a method of manufacturing the same that can prevent the holes generated around the pad to move to the cell region in an easier manner. There is a purpose.

도1은 본 발명의 일실시예에 따른 반도체 소자의 입력보호회로 영역의 P웰 및 그 주변을 보이는 평면도1 is a plan view showing a P well and its periphery of an input protection circuit region of a semiconductor device according to an embodiment of the present invention;

도2는 본 발명의 일실시예에 따른 반도체 소자의 입력보호회로 영역 및 셀영역을 보이는 단면도2 is a cross-sectional view illustrating an input protection circuit region and a cell region of a semiconductor device according to an embodiment of the present invention.

도3a 내지 도3e는 본 발명의 일실시예에 따른 반도체 소자 제조 공정 단면도3A to 3E are cross-sectional views of a semiconductor device manufacturing process according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 도면 부호의 설명* Explanation of reference numerals for the main parts of the drawings

10: 반도체 기판 11: 감광막 패턴10: semiconductor substrate 11: photosensitive film pattern

12: N형 불순물 이온주입영역 13: 산화막12: N-type impurity ion implantation region 13: oxide film

14, 15: P웰14, 15: P well

상기 목적을 달성하기 위한 본 발명은 정전기에 의한 소자의 손상을 방지하기 위한 입력보호회로 영역의 제1 P웰; 셀영역의 제2 P웰; 상기 제1 P웰과 상기 제2 P웰 사이의 반도체 기판 내에 형성되며 그 내부에 절연막이 매립된 트렌치; 및 상기 트렌치 주변에 형성된 N형 불순물 이온주입영역을 포함하는 반도체 소자를 제공한다.The present invention for achieving the above object is a first P well of the input protection circuit area for preventing damage to the device by the static electricity; A second P well of the cell region; A trench formed in the semiconductor substrate between the first P well and the second P well and having an insulating film embedded therein; And an N-type impurity ion implantation region formed around the trench.

또한 상기 목적을 달성하기 위한 본 발명은 정전기에 의한 소자의 손상을 방지하기 위한 입력보호회로 영역의 제1 P웰 영역과 셀 영역의 제2 P웰 영역 사이의 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 제1 단계; 상기 트렌치 바닥 및 상기 반도체 기판 표면에 인접한 상기 트렌치 측벽에 N형 불순물 이온주입영역을 형성하기 위하여 이온을 주입하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 산화막을 형성하여 상기 트렌치 내부를 산화막으로 채우고, 상기 제2 단계에서 주입된 이온을 확산시켜 상기 N형 불순물 이온주입 영역을 형성하는 제3 단계; 상기 반도체 기판이 노출될 때까지 상기 산화막을 식각하는 제4 단계; 및 상기 제1 P웰 및 상기 제2 P웰을 형성하는 제5 단계를 포함하는 반도체 소자 제조 방법을 제공한다.In addition, the present invention for achieving the above object is selectively trenched by etching the semiconductor substrate between the first P well region of the input protection circuit region and the second P well region of the cell region to prevent damage of the device by static electricity Forming a first step; Implanting ions to form an N-type impurity ion implantation region in the trench bottom and in the trench sidewalls adjacent to the semiconductor substrate surface; Forming a N-type impurity ion implantation region by forming an oxide film on the entire structure where the second step is completed, filling the inside of the trench with an oxide film, and diffusing ions implanted in the second step; Etching the oxide layer until the semiconductor substrate is exposed; And a fifth step of forming the first P well and the second P well.

본 발명은 정전기에 의한 소자의 손상을 방지하기 위한 입력보호회로 영역의제1 P웰과 셀영역의 제2 P웰 사이의 반도체 기판 내에 트렌치를 형성하고, 트렌치 바닥 및 반도체 기판 표면에 인접한 부분의 트렌치 측벽 주변에 N형 불순물 이온주입영역을 형성하여 정공의 이동 경로를 증가시킴으로써, 패드 주변에서 셀영역으로 정공이 이동하는 것을 억제하는데 그 특징이 있다.The present invention forms a trench in the semiconductor substrate between the first P well of the input protection circuit region and the second P well of the cell region to prevent damage of the device by static electricity, and provides a trench bottom and a portion adjacent to the semiconductor substrate surface. An N-type impurity ion implantation region is formed around the trench sidewall to increase the movement path of the hole, thereby suppressing the movement of the hole to the cell region around the pad.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도1은 본 발명의 일실시예에 따른 반도체 소자의 입력보호회로가 형성될 P웰 및 그 주변을 보이는 평면도로서, 반도체 기판(10) 내에 형성된 입력보호회로 영역의 P웰(14)이 N형 불순물 이온주입 영역(12) 및 산화막(13)으로 둘러싸인 것을 보이고 있다.1 is a plan view showing a P well in which an input protection circuit of a semiconductor device is to be formed and its periphery, and the P well 14 of the input protection circuit region formed in the semiconductor substrate 10 is N-type. It is shown that it is surrounded by the impurity ion implantation region 12 and the oxide film 13.

도2는 본 발명의 일실시예에 따른 반도체 소자의 입력보호회로 영역 및 셀영역을 보이는 단면도로서, 입력보호회로 영역의 P웰(14)과 셀영역의 P웰(15) 사이의 반도체 기판(10) 내에 정공의 이동을 방지하기 위하여 트렌치(trench)를 형성하고, 트렌치 내부에 산화막(13)을 매립한 후, 트렌치 주변에 N형 불순물 이온주입 영역(12)을 형성한 것을 보이고 있다.2 is a cross-sectional view illustrating an input protection circuit region and a cell region of a semiconductor device according to an embodiment of the present invention, and includes a semiconductor substrate between the P well 14 of the input protection circuit region and the P well 15 of the cell region. It is shown that a trench is formed in order to prevent the movement of holes in 10), an oxide film 13 is embedded in the trench, and an N-type impurity ion implantation region 12 is formed around the trench.

도3a 내지 도3e는 본 발명의 일실시예 따른 반도체 소자 제조 공정 단면도이다.3A to 3E are cross-sectional views of a semiconductor device manufacturing process in accordance with an embodiment of the present invention.

먼저, 도3a에 도시한 바와 같이 반도체 기판(10)의 입력보호회로 영역의 P웰과 셀영역의 P웰 사이의 반도체 기판(10) 내에 이웃하는 두 개의 트렌치(t)를 형성한다. 상기 트렌치(t)의 깊이는 이후에 입력보호회로 영역과 셀영역에 형성될 P웰 보다 깊다.First, as shown in FIG. 3A, two trenches t adjacent to each other are formed in the semiconductor substrate 10 between the P well of the input protection circuit region of the semiconductor substrate 10 and the P well of the cell region. The depth of the trench t is deeper than the P well to be formed later in the input protection circuit region and the cell region.

다음으로, 도3b에 도시한 바와 같이 트렌치(t) 및 트렌치(t) 주변을 노출시키는 감광막 패턴(11)을 형성하고, 트렌치(t) 주변에 N형 불순물 이온주입영역을 형성하기 위한 이온주입 공정을 실시한다. 이때, 트렌치(t) 바닥 및 반도체 기판(10) 표면에 인접한 트렌치 측벽 부분의 반도체 기판(10) 내에 이온이 주입된다.Next, as shown in FIG. 3B, the photoresist pattern 11 exposing the trench t and the periphery of the trench t is formed, and ion implantation is performed to form the N-type impurity ion implantation region around the trench t. Carry out the process. At this time, ions are implanted into the semiconductor substrate 10 in the trench sidewall and the trench sidewall portion adjacent to the surface of the semiconductor substrate 10.

다음으로, 도3c에 도시한 바와 같이 감광막 패턴(11)을 제거하고, 전체 구조 상에 산화막(13)을 형성하여 트렌치(t) 내부가 산화막(13)으로 채워지도록 한다. 트렌치 주변에 이온주입된 불순물을 산화막(13) 형성 공정에서 확산(drive-in)시키거나, 불순물의 확산을 위한 열처리 공정을 추가적으로 실시하여 트렌치(t) 바닥 및 반도체 기판(10)의 표면에 인접한 부분의 트렌치 측벽 주변에 N형 불순물 이온주입영역(12)을 형성한다. 상기 반도체 기판(10) 표면으로부터 상기 트렌치(t) 바닥에 형성된 N형 불순물 이온주입영역(12)의 바닥에 이르는 깊이는 이후에 입력보호회로 영역과 셀영역에 형성될 P웰 보다 깊다.Next, as shown in FIG. 3C, the photosensitive film pattern 11 is removed and an oxide film 13 is formed on the entire structure so that the inside of the trench t is filled with the oxide film 13. Impurities ion-implanted around the trench are drive-in in the oxide film 13 forming process, or an additional heat treatment process is performed to diffuse the impurities so that adjacent to the bottom of the trench t and the surface of the semiconductor substrate 10 are formed. An N-type impurity ion implantation region 12 is formed around the trench sidewalls of the portion. The depth from the surface of the semiconductor substrate 10 to the bottom of the N-type impurity ion implantation region 12 formed in the bottom of the trench t is later than the P well to be formed in the input protection circuit region and the cell region.

다음으로, 도3d에 도시한 바와 같이 산화막(13)을 전면식각하여 반도체 기판(10)을 노출시킨다.Next, as shown in FIG. 3D, the oxide film 13 is etched entirely to expose the semiconductor substrate 10.

다음으로, 도3e에 도시한 바와 같이 입력보호회로 영역과 셀영역 각각에 P웰(14, 15)을 형성한다.Next, as shown in Fig. 3E, P wells 14 and 15 are formed in the input protection circuit region and the cell region, respectively.

이후, 트랜지스터 형성 공정 등을 진행한다.Thereafter, the transistor forming process and the like are performed.

전술한 본 발명의 일실시예에서 트렌치(t)의 깊이 및 폭을 조절하여 정공의 이동 경로를 증가시킬 수 있다.In the above-described embodiment of the present invention, the hole's movement path may be increased by adjusting the depth and width of the trench t.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

상기와 같이 이루어지는 본 발명은 산화막이 매립되는 트렌치 및 N형 불순물 이온주입 영역을 셀 영역과 패드 주변의 P웰 보다 깊게 형성하여 정공의 이동 경로를 증가시킴으로써, 칩 크기의 증가없이 셀영역으로 정공이 이동하는 것을 효과적으로 억제할 수 있어 디바이스의 특성을 향상시킬 수 있다.According to the present invention as described above, the trench and the N-type impurity ion implantation region in which the oxide film is embedded are formed deeper than the P wells around the cell region and the pad to increase the hole movement path, thereby increasing the hole into the cell region without increasing the chip size. The movement can be effectively suppressed and the characteristics of the device can be improved.

Claims (5)

정전기에 의한 소자의 손상을 방지하기 위한 입력보호회로 영역의 제1 P웰;A first P well in the input protection circuit region for preventing damage to the device by static electricity; 셀영역의 제2 P웰;A second P well of the cell region; 상기 제1 P웰과 상기 제2 P웰 사이의 반도체 기판 내에 형성되며 그 내부에 절연막이 매립된 트렌치; 및A trench formed in the semiconductor substrate between the first P well and the second P well and having an insulating film embedded therein; And 상기 트렌치 주변에 형성된 N형 불순물 이온주입영역N-type impurity ion implantation region formed around the trench 을 포함하는 반도체 소자.Semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 트렌치는 이웃하는 두 개의 트렌치로 이루어지는 것을 특징으로 하는 반도체 소자.And the trench comprises two neighboring trenches. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 N형 불순물 이온주입영역은 상기 트렌치의 바닥 및 상기 반도체 기판 표면에 인접한 부분의 상기 트렌치 측벽 주변에 위치하는 반도체 소자.And the N-type impurity ion implantation region is located around the trench sidewalls of the bottom of the trench and the portion adjacent to the semiconductor substrate surface. 정전기에 의한 소자의 손상을 방지하기 위한 입력보호회로 영역의 제1 P웰 영역과 셀 영역의 제2 P웰 영역 사이의 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 제1 단계;Forming a trench by selectively etching a semiconductor substrate between the first P well region of the input protection circuit region and the second P well region of the cell region to prevent damage of the device by static electricity; 상기 트렌치 바닥 및 상기 반도체 기판 표면에 인접한 상기 트렌치 측벽에 N형 불순물 이온주입영역을 형성하기 위하여 이온을 주입하는 제2 단계;Implanting ions to form an N-type impurity ion implantation region in the trench bottom and in the trench sidewalls adjacent to the semiconductor substrate surface; 상기 제2 단계가 완료된 전체 구조 상에 산화막을 형성하여 상기 트렌치 내부를 산화막으로 채우고, 상기 제2 단계에서 주입된 이온을 확산시켜 상기 N형 불순물 이온주입 영역을 형성하는 제3 단계;Forming a N-type impurity ion implantation region by forming an oxide film on the entire structure where the second step is completed, filling the inside of the trench with an oxide film, and diffusing ions implanted in the second step; 상기 반도체 기판이 노출될 때까지 상기 산화막을 식각하는 제4 단계; 및Etching the oxide layer until the semiconductor substrate is exposed; And 상기 제1 P웰 및 상기 제2 P웰을 형성하는 제5 단계A fifth step of forming the first P well and the second P well 를 포함하는 반도체 소자 제조 방법.Semiconductor device manufacturing method comprising a. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 단계에서,In the first step, 이웃하는 두 개의 트렌치를 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.A method for fabricating a semiconductor device comprising forming two adjacent trenches.
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* Cited by examiner, † Cited by third party
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JPH05299498A (en) * 1991-06-22 1993-11-12 Takehide Shirato Semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05299498A (en) * 1991-06-22 1993-11-12 Takehide Shirato Semiconductor device
JPH053245A (en) * 1991-06-24 1993-01-08 Toshiba Corp Semiconductor device

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