KR100291114B1 - 구성형집적회로핀 - Google Patents

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Abstract

본 발명은 한 실시형태에서는 장치클럭입력핀 또는 디지탈 I/O핀일수 있고 다른 실시형태에서는 리셋트핀 또는 디지탈 I/O핀일 수 있는 구성형 IC장치핀(14)에 관한 것이다. 이들 실시형태는 핀을 위한 구성데이타를 저장하는 메모리장치를 이용한다. 입력/출력논리(18)이 또한 양 실시형태에서 디지탈 I/O핀으로서 구성될때에 IC핀(14)에 대하여 그리고 이로부터 데이타클 전송하는데 사용된다.

Description

구성형 집적회로 핀
본 발명을 첨부도면에 의거하여 보다 상세히 설명하면 다음과 같다.
도 1 은 클럭입력핀 또는 디지탈 I/0핀으로서 구성가능한 IC장치핀의 약식 기능블럭다이아그램.
도 2 는 장치리셋트핀 또는 디지탈I/O핀으로서 구성가능한 IC장치핀의 약식기능블럭다이아그램.
도 3 은 도 1 과 도 2 에서 보인 본 발명의 두 실시형태에 사용된 I/O논리의 약식블럭다이아그램.
도 1 에서 IC장치핀을 클럭입력핀 또는 디지탈 I/O핀으로서 구성하기 위한 시스템(10)을 보이고 있다. 이 시스템(10)은 마이크로칩테크놀로지 인코포레이티드에서 제조되는 PIC16C5X 타입의 마이크로콘트롤러와 같이 클럭입력핀과 디지탈 I/0핀을 요구하는 형태의 IC장치(12)에 사용될 수 있다.
시스템(10)은 IC장치핀(14)으로 구성된다. 메모리시스템(16)이 IC장치핀(14)을 클럭입력핀으로서 구성하는 값을 저장하고 IC장치핀(14)을 디지탈 I/O핀으로서 구성하는 값을 저장하기 위하여 제공된다. 본 발명의 우선실시형태에서, 메모리시스템(16)은 비휘발성메모리비트이다. 비휘발성메모리비트의 한 예로서는 소거형 프로그래머블 판독전용메모리(EPROM)비트가 있다. 또한 메모리시스템(16)은 휘발성 메모리비트를 이용할 수도 있다. 그러나, 휘발성메모리비트는 시스템(10)에 전원이 인가될 때에 알려진 설정값을 가져야한다.
입력/출력(I/O) 논리(18)는 메모리시스템(16)의 출력(16B)에 결합된다. I/O논리(18)는 IC장치핀(14)이 디지탈 I/O핀으로서 구성될때에 IC장치핀(14)의 데이타를 기록하고 IC장치핀(14)으로부터의 데이타를 판독하는데 사용된다. 장치핀(14)이 디지탈 I/0핀으로서 구성될 때에 데이타가 I/O논리(18)에 직접 결합된 데이타버스(20)를 통하여 I/O논리(18)에 대하여 그리고 이로부터 전송된다.
클럭논리게이트회로(22)가 메모리시스템(16)의 출력(16B)과 IC장치핀(14)에 결합된다. 클럭논리게이트회로(22)는 IC장치핀(14)이 클럭입력핀으로서 구성될때에 클럭신호를 출력하기 위하여 사용된다. 본 발명의 우선실시형태에 있어서 클럭논리회로는 메모리시스템(16)의 출력(16B)에 일측입력이 결합되고 IC장치핀(14)에 타측입력이 결합된 AND게이트(22A)와, 일측입력이 AND게이트(22A)의 출력에 결합되고 타측입력(23)이 IC장치(12)의 내부 또는 외부일 수 있는 다른 클럭소오스에 결합된 OR게이트(22B)로 구성된다.
도 2 에서는 본 발명의 다른 실시형태를 보인 것으로 다른 실시형태를 나타내는 부분에 ″/″의 부호를 표기한 것을 제외하고는 동일부분에 대하여 동일한 부호를 표시하였다. 이 실시형태에서, 시스템(10')은 IC장치(12')의 IC장치핀(14')을 장치리셋트핀 또는 디지탈 I/O핀으로서 구성하기 위하여 사용된다.
시스템(10')은 도 1에서 보인 실시형태에 사용된 대부분의 동일한 요소로 구성된다. 도 1의 시스템에 사용된 요소와 유사한 시스템(10')의 각 요소들은 시스템(10)에 사용된 요소와 유사한 기능을 갖는다. 이와같이, 시스템(10')는 IC장치핀(14'), 입력(16A')과 출력(16B')을 갖는 메모리시스템(16'), I/O논리(18') 및 데이타버스(20')로 구성된다.
시스템(10')은 시스템(10)의 클럭논리게이트회로(22)가 장치리셋트논리게이트회로(30')로 대체된 점에서 도 1의 시스템(10)과 상이하다. 장치리셋트논리게이트회로(30')는 메모리시스템(16')의 출력(16B')과 IC장치핀(14')에 결합된다. 장치리셋트논리게이트회로(30')는 IC장치핀(14')이 장치리셋트핀으로서 구성될때에 리셋트신호를 출력하기 위하여 사용된다. 장치리셋트논리회로는 일측입력이 메모리시스템(16')의 출력(16B')에 결합되고 타측입력이 IC장치핀(14')에 결합된 AND 게이트(30A')와, 일측입력이 AND게이트(30')의 출력에 결합되고 타측입력(32')이 다른 리셋트소오스에 결합된 OR게이트(30B')로 구성된다.
도 1 과 도 3에서, 시스템(10)의 작동이 설명될 것이다. 메모리시스템(16)은 그 입력(16A)을 통하여 프로그램데이타를 수신할 것이다. 프로그램데이타는 IC장치핀(14)을 클럭입력핀 또는 디지탈 I/O핀으로서 설정할 것이다. 프로그램데이타는 하이값 ″1″ 또는 로우값 ″0″일수 있다. ″1″이 메모리시스템(16)에 입력될 때에 IC장치핀(14)은 클럭입력핀으로서 구성된다. 메모리시스템(16)은 그 출력(16B)에서 ″1″을 출력할 것이며 인버터(24)는 하이신호 ″1″를 로우신호 ″0″으로 변환시킬 것이다. 로우신호 ″0″는 다시 I/O논리(18)를 디세이블시킬 것이다. I/O논리(18)가 디세이블되어 IC장치핀(14)이 하이가 될때에 AND게이트(22A)의 출력이 하이가 되어 OR게이트(22B)의 출력이 하이가 되도록 한다. 이와같이 IC장치핀(14)에 결합된 외부클럭신호는 작동을 위하여 클럭신호를 요구하는 IC장치(12)의 구성요소에 OR게이트(22B)를 통하여 출력될 것이다. OR게이트(22B)에 대한 타측입력(23)은 다른 클럭소오스신호에 결합된다. 이들 다른 클럭소오스신호는 IC장치(12)의 내부 또는 외부일 수 있다. IC장치핀(14)이 디지탈 I/O핀으로서 구성될 때에도 클럭논리게이트회로(22)는 계속클럭신호를 보낼것이다. 그러나, OR게이트(22B)로부터 보내진 클럭신호는 OR게이트(22B)의 입력(23)을 통하여 보내질 수 있는 다른 클럭소오스신호의 하나로부터 보내어진다. 대부분의 IC장치(12)와 적용분야에서는 단 하나의 클럭소오스가 사용된다.
낮은 값 ″0″이 메모리시스템(16)에 입력될 때에 IC장치핀(14)이 디지탈 I/O핀으로서 구성된다. 메모리시스템(16)은 그 출력(16B)에서 로우신호 ″0″를 출력할 것이며 인버터(24)는 로우신호 ″0″를 하이신호 ″1″로 변환시킬 것이다. 하이신호 ″1″는 I/O논리(18)를 이네이블시킬 것이다.
도 3은 I/0논리(18)의 기능블럭다이아그램을 보인 것이다. I/O논리(18)는 I/O논리 제어래치(40)로 구성된다. I/O제어래치(40)는 디지탈 I/O핀을 입력핀(즉, IC장치핀 14로부터의 데이타를 판독함)으로서 또는 출력핀(즉, IC장치핀 14의 데이타를 기록함)으로서 설정하기 위하여 데이타버스(20)에 결합된다. 또한 출력데이타래치(42)가 데이타버스(20)에 결합된다. 출력데이타래치(42)는 디지탈 I/0핀이 출력핀으로서 구성될때에 디지탈 I/O핀으로부터 기록될 데이타버스(20)로부터의 데이타를 클럭킹 인하기 위하여 사용된다.
I/O논리(18)는 또한 논리게이트회로(44)로 구성된다. 논리게이트회로(44)는 출력데이타래치(42)와 I/O제어래치(40)에 결합된다. 논리게이트회로(44)는 디지탈데이타를 출력할 때에 출력드라이버(46)를 신호하기 위하여 사용된다. 논리게이트회로(44)는 OR게이트(44A)와 AND게이트(44B)로 구성된다. OR게이트(44A)는 일측입력이 출력데이타래치(42)의 반전출력 Q에 결합되고 타측입력이 I/O제어래치(40)의 출력Q에 결합된다. AND게이트(44B)는 일측입력이 출력데이타래치(42)의 반전출력Q에 결합되고 타측입력이 I/O제어래치(40)의 반전출력Q에 결합된다.
본 발명은 집적회로(IC)장치에 관한 것으로, 특히 구성형 IC장치핀에 관한 것이다. 본 발명의 한 실시형태에 따라서, IC장치핀은 클럭입력핀으로서 또는 디지탈입력/출력(I/O)핀으로서 구성될 수 있다. 본 발명의 다른 실시형태에서, IC장치핀은 장치리셋트핀으로서 또는 디지탈 I/O핀으로서 구성될 수 있다.
종래에 대부분의 IC장치는 전용의 핀구성을 갖도록 설계되어 있다. 즉 IC장치의 각핀은 각각의 특정기능에 대하여 적용된다. 예를들어 IC장치는 전원, 접지, 클럭입력, 클럭출력, IC장치리셋트와, 데이타 I/O를 위한 전용의 핀을 갖는다. 전용의 핀구성을 갖는 것의 문제점은 이것이 IC장치의 기능에 한정되는 것이다. 이는 특히 핀계수가 낮은 IC장치에서는 한계이다.
대부분의 경우에 IC장치핀은 그 전용의 방법으로 기능을 가지아니한다. 따라서, 상이한 방법의 기능을 갖도록 IC장치핀을 재구성하면 IC장치의 다양성과 기능성이 증가할 것이다. 현재 많은 IC장치는 다기능장치핀을 갖도록 설계되어 있다. 그러나 이들 대부분의 IC장치는 아직까지 전용의 클럭입력핀과 전용의 장치처리 셋트 핀을 가지고 있다. 이들 IC장치핀(즉, 전용의 클럭입력핀과 전용의 장치리셋핀)은 리셋트 핀 또는 클럭입력핀이 요구되지 않을때에 부가적인 디지탈 I/O핀으로서 기능을 갖도록 재구성될 수 있다.
따라서, IC장치용의 구성형 핀을 제공하는 것이 요구된다. 구성형 핀은 IC장치의 필요성에 기초하여 장치리셋트핀 또는 디지탈 I/O핀으로서 기능을 갖도록할 수 있다. 본 발명의 다른 실시형태에 따라서 구성형 핀은 IC의 적용분야에 기초하여 클럭입력핀 또는 디지탈 I/0핀으로서 기능을 가질 수 있다.
본 발명의 한 실시형태에 따라서, 본 발명의 목적은 IC장치의 필요성에 기초하여 장치리셋트핀 또는 디지탈 I/O핀으로서 기능을 갖는 IC장치용의 구성형핀과 그 방법을 제공하는데 있다.
본 발명의 다른 목적은 IC장치의 적용분야에 기초하여 클럭입력핀 또는 디지탈 I/O핀으로서 기능을 갖는 IC장치용의 구성형 핀과 그 방법을 제공하는데 있다.
본 발명의 한 실시형태에 따라서, 클럭입력핀 또는 디지탈 I/O핀으로서 IC 장치핀을 구성하기 위한 시스템이 제공된다. 이 시스템은 IC장치핀으로 구성된다. 메모리수단이 IC장치핀을 클럭입력핀으로서 구성하기 위한 값을 저장하고 IC장치핀을 디지탈 I/O핀으로서 구성하기 위한 값을 저장하기 위하여 제공된다. 입력/출력논리수단이 IC장치핀으로부터 데이타를 기록하고 IC장치핀이 디지탈 I/O핀으로서 구성될 때에 IC장치핀으로부터의 데이타를 판독하기 위하여 메모리수단의 출력에 결합된다. 클럭논리게이트수단이 IC장치핀이 클럭입력핀으로서 구성될때에 IC장치에 대하여 클럭신호를 출력하기 위하여 메모리수단의 출력과 IC장치핀에 결합된다.
본 발명의 다른 실시형태에 따라서, 장치리셋트 핀 또는 디지탈 I/O핀으로서 IC장치핀을 구성하기 위한 시스템이 제공된다. 이 시스템은 IC장치핀으로 구성된다. 메모리수단이 IC장치를 장치리셋트핀으로서 구성하기 위한 값을 저장하고 IC장치핀을 디지탈 I/O핀으로서 구성하기 위한 값을 저장하기 위하여 제공된다. 입력/출력논리수단이 IC장치핀으로부터 데이타를 기록하고 IC장치핀이 디지탈 I/O핀으로서 구성될때에 IC장치핀으로부터 데이타를 판독하기 위하여 메모리수단의 출력에 결합된다. 장치리셋트논리게이트수단이 IC장치핀이 장치리셋트핀으로서 구성될 때에 리셋트신호를 출력하기 위하여 메모리수단의 출력과 IC장치핀에 결합된다.
본 발명의 다른 실시형태에 따라서, IC장치핀을 클럭입력핀 또는 디지탈 I/O핀으로서 구성하기 위한 시스템을 제공하는 방법이 제공된다. 이 방법은 IC장치핀을 제공하는 단계, IC장치핀을 클럭입력핀으로서 구성하는 값을 저장하고 IC장치핀을 디지탈 I/O핀으로서 구성하는 값을 저장하기 위한 메모리 수단을 제공하는 단계, IC장치핀이 디지탈 I/O핀으로서 구성될 때에 IC장치핀으로부터 데이타를 기록하고 IC장치핀으로부터 데이타를 판독하기 위하여 메모리수단의 출력에 결합된 I/O논리수단을 제공하는 단계, IC장치핀이 클럭입력핀으로서 구성될 때에 클럭신호를 출력하기 위하여 메모리수단의 출력과 IC장치핀에 결합된 클럭논리게이트수단을 제공하는 단계와, IC장치핀이 디지탈 I/O핀으로서 구성될 때에 I/O논리수단에 대하여 그리고 이로부터 데이타를 전송하기 위하여 I/O논리수단에 결합된 버스수단을 제공하는 단계로 구성된다.
본 발명의 다른 실시형태에 따라서, IC장치핀을 장치리셋트핀 또는 디지탈 I/O핀으로서 구성하기 위한 시스템을 제공하는 방법이 제공된다. 이 방법은 IC장치핀을 제공하는단계, IC장치핀을 장치리셋트핀으로서 구성하는 값을 저장하고 IC장치핀을 디지탈 I/O핀으로서 구성하는 값을 저장하기 위한 메모리수단을 제공하는 단계, IC장치핀이 디지탈 I/O핀으로서 구성될 때에 IC장치핀으로부터 데이타를 기록하고 IC장치핀으로부터 데이타를 판독하기 위하여 메모리수단의 출력에 결합된 I/O논리수단을 제공하는 단계, IC장치핀이 장치리셋트핀으로서 구성될때에 리셋트신호를 출력하기 위하여 메모리수단의 출력과 IC장치에 결합된 장치리셋트논리게이트수단을 제공하는 단계와, IC장치핀이 디지탈I/0핀으로서 구성될때에 I/O논리수단에 대하여 그리고 이로부터 데이타를 전송하기 위하여 I/O논리수단에 결합된 버스수단을 제공하는 단계로 구성된다.
상기 언급된 바와같이, 출력드라이버회로(46)는 논리게이트회로(44)에 결합된다. 출력드라이버회로(46)는 디지탈데이타를 출력하는데 사용된다. 출력드라이버(46)는 게이트가 OR게이트(44A)의 출력에 결합된 PMOS트랜지터(46A)와, 게이트가 AND게이트(44B)의 출력에 결합된 NMOS 트랜지스터(46B)로 구성된다.
I/O논리(18)가 이네이블될때에 IC장치핀(14)이 디지탈 I/O핀으로서 구성된다. 디지탈 I/O핀으로부터의 데이타(즉, 디지탈 I/O핀으로부터의 입력데이타)를 판독하기 위하여 I/O제어래치(40)는 IC장치핀(14)을 입력핀으로서 설정하여야한다. 그리고 판독신호는 I/O논리(18)의 AND게이트(50)에 입력되어야한다. I/O논리(18)를 이네이블시키는 신호는 또한 AND게이트(50)에 입력되어야한다. 이로써 데이타는 IC장치핀(14)으로부터 데이타라인(48)을 통하여 데이타버스(20)로 직접 전송될 수 있다.
디지탈 I/O핀에 데이타(즉, 디지탈 I/O핀에 대한 출력데이타)를 기록하기 위하여 I/O제어래치(40)는 IC장치핀(14)을 출력핀(Q=0)으로서 설정하여야한다. 그리고 출력래치(42)는 WR PORT (42A)를 통하여 데이타버스(20)로부터 전송될 데이타를 클럭인할 것이다. 만약 출력데이타래치의 데이타가 ″1″일 때에 출력데이타래치(42)의 반전출력 Q은 ″0″가 될 것이다. 디자탈 I/O핀이 출력핀으로서 구성되므로 I/O제어래치(40)의 출력은 ″0″이 될 것이다. 이와같이, OR게이트(44A)의 출력은 ″0″이 되어 PMOS트랜지스터(46A)를 이네이블시킨다. 이는 출력데이타래치(42)에 저장된 것에 대하여 포지티브상태인 출력핀을 하이상태가 되게할 것이다(즉, 출력핀이 ″1″을 출력할 것이다). 만약 출력데이타래치의 데이타가 ″0″인 경우, 출력데이타래치(42)의 반전출력 Q는 ″1″이 될 것이다. 디지탈 I/O핀이 출력핀으로서 구성되므로 I/O제어래치(40)의 반전출력 Q도 ″1″이 될 것이다(즉, IC장치핀 14을 출력핀으로서 설정하기 위하여 Q=0 이 된다). 이와같이, AND게이트(44B)의 출력이 ″1″되어 NMOS 트랜지스터(46B)를 이네이블시킨다. 이로써 디지탈 I/O핀이 ″0″이 된다(즉, 출력핀이 ″0″을 출력할 것이다).
도 2에서, 시스템(10')은 도 1에서 보인 시스템(10)과 동일한 방법으로 기능을 수행할 것이다. IC장치핀(14')이 디지탈 I/O핀으로서 구성될때에 시스템(10')은 시스템(10)(도1)에 대하여 상기 언급된 방법과 정확히 동일한 방법으로 기능을 수행할 것이다. 그러나, 하이값 ″1″이 메모리시스템(16')에 입력될 때에 IC장치핀(14)이 장치리셋트핀으로서 구성된다. 메모리시스템(16')은 그 출력(16B')에서 하이신호 ″1″를 출력할 것이며, 인버터(24')는 하이신호 ″1″를 로우신호 ″0″으로 변환시킬 것이다. 로우신호 ″0″는 I/O논리(18')를 디세이블시킬 것이다. I/O논리(18')가 디세이블되므로 IC장치핀(14')가 하이가될때에 AND게이트(30A')의 출력이 하이가 되어 OR게이트(30B')의 출력이 하이가 된다. 이와같이, IC장치핀(14')로부터의 하이신호는 OR게이트(30B')로부터의 리셋트신호가 리셋트될 필요가 있는 IC장치(12')의 내부부분으로 출력되게 한다. 예를들어 신호라인이 CPU, 레지스터, 모듈, 카운터등에 결합된다. OR게이트(30B')에 대한 타측입력(32')은 다른 리셋트소오스에 결합된다. 이들 다른 리셋트소오스는 또한 OR게이트(30B')로부터의 리셋트신호가 리셋트될 필요가 있는 IC장치(12')의 내부부분으로 출력되게 한다. IC장치핀(14)이 디지탈 I/O핀으로서 구성될 때에 장치리셋트논리게이트회로(30')는 계속리셋트신호를 보낼것이다. 그러나, 리셋트소오스만은 OR게이트(30B')의 입력(32')을 통하여 다른 리셋트소오스로부터 보내져야한다. 이 입력(32')는 다중 리셋트소오스가 대부분의 경우와 대부분의 IC장치에 요구되므로 필요한 것이다.
이상의 본 발명은 그 우선실시형태를 참조하여 설명되었으나 본 발명은 당해기술분야의 전문가라면 본 발명의 기술사상이나 범위를 벗어남이 없이 변경이 가능함을 이해할 것이다.

Claims (24)

  1. 집적회로(IC)장치핀을 클럭입력핀과 디지탈입력/출력(I/0)핀으로서 구성하기 위한 시스템에 있어서, 이 시스템이 IC장치핀, 상기 IC장치핀을 상기 클럭입력핀으로서 구성하는 값을 저장하고 상기 IC장치핀을 상기 디지탈 I/O핀으로서 구성하는 값을 저장하기 위한 메모리수단, 상기 IC장치핀이 상기 디지탈 I/O핀으로서 구성될때에 상기 IC장치핀의 데이타를 기록하고 상기 IC장치핀으로부터의 데이타를 판독하기 위하여 상기 메모리수단의 출력에 결합된 I/O논리수단과, 상기 IC장치핀이 상기 클럭입력핀으로서 구성될 때에 상기 IC장치핀에 결합된 IC장치에 클럭신호를 출력하기 위하여 상기 메모리수단의 상기 출력과 상기 IC장치핀에 결합된 클럭논리게이트수단의 조합으로 구성됨을 특징으로 하는 집적회로장치핀을 클럭입력핀과 디지탈입력/출력핀으로서 구성하는 시스템.
  2. 제 1 항에 있어서, 상기 IC장치핀이 상기 디지탈 I/O핀으로서 구성될때에 상기 I/O논리수단에 대하여 그리고 이로부터 데이타를 전송하기 위하여 상기 I/O논리수단에 결합된 버스수단이 구성되어 있음을 특징으로 하는 시스템.
  3. 제 1 항에 있어서, 상기 메모리수단이 비휘발성 메모리비트임을 특징으로 하는 시스템.
  4. 제 3 항에 있어서, 상기 비휘발성 메모리비트가 소거형 프로그래머블판독전용메모리(EPROM)비트임을 특징으로 하는 시스템.
  5. 제 1 항에 있어서, 상기 메모리수단이 상기 시스템에 전원이 인가될 때에 알려진 설정값을 갖는 휘발성 메모리 비트임을 특징으로 하는 시스템.
  6. 제 2 항에 있어서, 상기 I/O논리수단이 상기 디지탈 I/O핀으로 입력핀으로서 설정하는 신호를 보내고 상기 디지탈 I/O핀을 출력핀으로서 설정하는 신호를 보내기 위하여 상기 버스수단에 결합된 I/O제어래치수단, 상기 디지탈 I/O핀이 상기 출력핀으로서 구성될때에 상기 디지탈 I/O핀으로부터 판독될 상기 버스수단으로부터의 데이타를 클럭킹 인하기 위하여 상기 버스수단에 결합된 출력데이타래치수단, 상기 데이타가 상기 출력핀에 기록되어야할때 신호하기 위하여 상기 출력데이타래치수단과 상기 I/O제어래치수단에 결합된 논리게이트회로수단, 상기 데이타를 출력하기 위하여 상기 논리게이트회로수단에 결합된 출력드라이버 회로수단과, 상기 디지탈 I/O핀이 상기 입력핀으로서 구성될때에 상기 디지탈 I/O핀에 입력된 데이타를 상기 버스수단에 전송하기 위하여 상기 IC장치핀에 결합된 출력과 판독이네이블신호에 결합된 입력을 갖는 논리게이트수단으로서 구성됨을 특징으로 하는 시스템.
  7. 제 6 항에 있어서, 상기 논리게이트회로수단이 일측입력이 상기 출력데이타래치수단의 반전출력에 결합되고 타측 입력이 상기 I/O제어래치수단의 출력에 결합된 OR게이트와, 일측입력이 상기 출력데이타래치수단의 상기 반전출력에 결합되고 타측입력이 상기 I/O제어래치수단의 반전출력에 결합된 AND게이트로 구성됨을 특징으로 하는 시스템.
  8. 제 7 항에 있어서, 상기 출력드라이브회로수단이 상기 OR게이트의 출력에 게이트가 결합된 PMOS 트랜지스터와, 상기 AND게이트의 출력에 게이트가 결합된 NMOS트랜지스터로 구성됨을 특징으로 하는 시스템.
  9. 제 1 항에 있어서, 상기 클럭논리수단이 일측입력이 상기 메모리수단의 상기 출력에 결합되고 타측입력이 상기 IC장치핀에 결합된 AND 게이트와, 입력이 상기 AND게이트의 출력에 결합된 OR게이트로 구성됨을 특징으로 하는 시스템.
  10. IC장치핀을 장치리셋트핀과 디지탈I/O핀으로서 구성하기 위한 시스템에 있어서, 이 시스템이 IC장치핀, 상기 IC장치핀을 상기 장치리셋트핀으로서 구성하는 값을 저장하고 상기 IC장치핀을 상기 디지탈 I/O핀으로서 구성하는 값을 저장하기 위한 메모리수단, 상기 IC장치핀이 상기 디지탈 I/O핀으로서 구성될때에 상기 IC장치핀의 데이타를 기록하고 상기 IC장치핀으로부터의 데이타를 판독하기 위하여 상기 메모리수단의 출력에 결합된 I/O논리수단과, 상기 IC장치핀이 상기 장치리셋트핀으로서 구성될 때에 리셋트신호를 출력하기 위하여 상기 메모리수단의 상기 출력과 상기 IC장치핀에 결합된 클럭논리게이트수단의 조합으로 구성됨을 특징으로 하는 집적회로장치핀을 장치리셋트핀과 디지탈입력/출력핀으로서 구성하는 시스템.
  11. 제 10 항에 있어서, 상기 IC장치핀이 상기 디지탈 I/O핀으로서 구성될때에 상기 I/O논리수단에 대하여 그리고 이로부터 데이타를 전송하기 위하여 상기 I/O논리수단에 결합된 버스수단이 구성되어 있음을 특징으로 하는 시스템.
  12. 제 10 항에 있어서, 상기 메모리수단이 비휘발성 메모리비트임을 특징으로 하는 시스템.
  13. 제 12 항에 있어서, 상기 비휘발성 메모리비트가 소거형 프로그래머블판독전용메모리(EPROM)비트임을 특징으로 하는 시스템.
  14. 제 10 항에 있어서, 상기 메모리수단이 상기 시스템에 전원이 인가될 때에 알려진 설정값을 갖는 휘발성 메모리 비트임을 특징으로 하는 시스템.
  15. 제 11 항에 있어서, 상기 I/O논리수단이 상기 디지탈 I/O핀으로 입력핀으로서 설정하는 신호를 보내고 상기 디지탈 I/O핀을 출력핀으로서 설정하는 신호를 보내기 위하여 상기 버스수단에 결합된 I/O제어래치수단, 상기 디지탈 I/O핀이 상기 출력핀으로서 구성될때에 상기 디지탈 I/O핀으로부터 판독될 상기 버스수단으로부터의 데이타를 클럭킹 인하기 위하여 상기 버스수단에 결합된 출력데이타래치수단, 상기 데이타가 상기 출력핀에 기록되어야할때 신호하기 위하여 상기 출력데이타래치수단과 상기 I/O제어래치수단에 결합된 논리게이트회로수단, 상기 데이타를 출력하기 위하여 상기 논리게이트회로수단에 결합된 출력드라이버 회로수단과, 상기 디지탈 I/O핀이 상기 입력핀으로서 구성될때에 상기 디지탈 I/O핀에 입력된 데이타를 상기 버스수단에 전송하기 위하여 상기 IC장치핀에 결합된 출력과 판독이네이블신호에 결합된 입력을 갖는 논리게이트수단으로서 구성됨을 특징으로 하는 시스템.
  16. 제 15 항에 있어서, 상기 논리게이트회로수단이 일측입력이 상기 출력데이타래치수단의 반전출력에 결합되고 타측 입력이 상기 I/O제어래치수단의 출력에 결합된 OR게이트와, 일측입력이 상기 출력데이타래치수단의 상기 반전출력에 결합되고 타측입력이 상기 I/O제어래치수단의 반전출력에 결합된 AND게이트로 구성됨을 특징으로 하는 시스템.
  17. 제 16 항에 있어서, 상기 출력드라이브회로수단이 상기 OR게이트의 출력에 게이트가 결합된 PMOS트랜지스터와, 상기 AND게이트의 출력에 게이트가 결합된 NMOS트랜지스터로 구성됨을 특징으로 하는 시스템.
  18. 제 10 항에 있어서, 상기 장치리셋트논리수단이 일측입력이 상기 메모리수단의 상기 출력에 결합되고 타측입력이 상기 IC장치핀에 결합된 AND 게이트와, 입력이 상기 AND게이트의 출력에 결합된 OR게이트로 구성됨을 특징으로 하는 시스템.
  19. IC장치핀을 클럭입력핀과 디지탈입력/출력(I/0)핀으로서 구성하기 위한 시스템을 제공하는 방법에 있어서, 이 방법이 IC장치핀을 제공하는 단계, 상기 IC장치핀을 상기 클럭입력핀으로서 구성하는 값을 저장하고 상기 IC장치핀을 상기 디지탈 I/O핀으로서 구성하는 값을 저장하기 위한 메모리수단을 제공하는 단계, 상기 IC장치핀이 상기 디지탈 I/O핀으로서 구성될때에 상기 IC장치핀의 데이타를 기록하고 상기 IC장치핀으로부터의 데이타를 판독하기 위하여 상기 메모리수단의 출력에 결합된 I/O논리수단과을 제공하는 단계, 상기 IC장치핀이 상기 클럭입력핀으로서 구성될 때에 클럭신호를 출력하기 위하여 상기 메모리수단의 상기 출력과 상기 IC장치핀에 결합된 클럭논리게이트수단을 제공하는 단걔와,상기 IC장치핀이 상기 디티탈 I/O핀으로서 구성될 때에 상기 I/O논리수단에 대하여 그리고 이로부터 데이타를 전송하기 위하여 상기 I/O논리수단에 결합된 버스수단을 제공하는 단계로 구성됨을 특징으로 하는 집적회로장핀을 클럭입력핀과 디지탈입력/출력핀으로서 시스템제공방법.
  20. 제 19 항에 있어서, 상기 I/O논리수단을 제공하는 단계가 상기 디지탈 I/O핀으로 입력핀으로서 설정하는 신호를 보내고 상기 디지탈 I/O핀을 출력핀으로서 설정하는 신호를 보내기 위하여 상기 버스수단에 결합된 I/O제어래치수단을 제공하는 단계, 상기 디지탈 I/O핀이 상기 출력핀으로서 구성될때에 상기 디지탈 I/O핀으로부터 판독될 상기 버스수단으로부터의 데이타를 클럭킹 인하기 위하여 상기 버스수단에 결합된 출력데이타래치수단을 제공하는 단계, 상기 데이타가 상기 출력핀에 기록되어야할때 신호하기 위하여 상기 출력데이타래치수단과 상기 I/O제어래치수단에 결합된 논리게이트회로수단을 제공하는 단계, 상기 데이타를 출력하기 위하여 상기 논리게이트회로수단에 결합된 출력드라이버 회로수단을 제공하는 단계와, 상기 디지탈 I/O핀이 상기 입력핀으로서 구성될때에 상기 디지탈 I/O핀에 입력된 데이타를 상기 버스수단에 전송하기 위하여 상기 IC장치핀에 결합된 출력과 판독이네이블신호에 결합된 입력을 갖는 AND게이트수단을 제공하는 단계로 구성됨을 특징으로 하는 방법.
  21. 제 19 항에 있어서, 상기 클럭논리수단을 제공하는 단계가 일측입력이 상기 메모리수단의 상기 출력에 결합되고 타측입력이 상기 IC장치핀에 결합된 AND 게이트와를 제공하는 단계와, 입력이 상기 AND게이트의 출력에 결합된 OR게이트를 제공하는 단계로 구성됨을 특징으로 하는 방법.
  22. IC장치핀을 장치리셋트핀과 디지탈I/0핀으로서 구성하기 위한 시스템을 제공하는 방법에 있어서, 이 방법 IC장치핀을 제공하는 단계, 상기 IC장치핀을 상기 장치리셋트핀으로서 구성하는 값을 저장하고 상기 IC장치핀을 상기 디지탈 I/O핀으로서 구성하는 값을 저장하기 위한 메모리수단을 제공하는 단계, 상기 IC장치핀이 상기 디지탈 I/O핀으로서 구성될때에 상기 IC장치핀의 데이타를 기록하고 상기 IC장치핀으로부터의 데이타를 판독하기 위하여 상기 메모리수단의 출력에 결합된 I/O논리수단을 제공하는 단계, 상기 IC장치핀이 상기 장치리셋트핀으로서 구성될 때에 리셋트신호를 출력하기 위하여 상기 메모리수단의 상기 출력과 상기 IC장치핀에 결합된 장치리셋트논리게이트수단을 제공하는 단계와, 상기 IC장치핀이 상기 디지탈 I/O핀으로서 구성될때에 상기 I/O논리수단에 대하여 그리고 이로부터 데이타를 전송하기 위하여 상기 I/O논리수단에 결합된 버스수단을 제공하는 단계로 구성됨을 특징으로 하는 집적회로장치핀을 장치리셋트핀과 디지탈입력/출력핀으로서 구성하는 시스템의 제공방법.
  23. 제 22 항에 있어서, 상기 I/O논리수단을 제공하는 단계가 상기 디지탈 I/O핀으로 입력핀으로서 설정하는 신호를 보내고 상기 디지탈 I/O핀을 출력핀으로서 설정하는 신호를 보내기 위하여 상기 버스수단에 결합된 I/O제어래치수단을 제공하는 단계, 상기 디지탈 I/O핀이 상기 출력핀으로서 구성될때에 상기 디지탈 I/O핀으로부터 판독될 상기 버스수단으로부터의 데이타를 클럭킹 인하기 위하여 상기 버스수단에 결합된 출력데이타래치수단을 제공하는 단계, 상기 데이타가 상기 출력핀에 기록되어야할때 신호하기 위하여 상기 출력데이타랫치수단과 상기 I/O제어래치수단에 결합된 논리게이트회로수단을 제공하는 단계, 상기 데이타를 출력하기 위하여 상기 논리게이트회로수단에 결합된 출력드라이버 회로수단을 제공하는 단계상기 디지탈 I/O핀이 상기 입력핀으로서 구성될때에 상기 디지탈 I/O핀에 입력된 데이타를 상기 버스수단에 전송하기 위하여 상기 IC장치핀에 결합된 출력과 판독이네이블신호에 결합된 입력을 갖는 논리게이트수단을 제공하느 단계로 구성됨을 특징으로 하는 방법.
  24. 제 22 항에 있어서, 상기 장치리셋트논리수단이 일측입력이 상기 메모리수단의 상기 출력에 결합되고 타측입력이 상기 IC장치핀에 결합된 AND 게이트를 제공하는 단계와, 일측입력이 상기 AND게이트의 출력에 결합되고 타측입력이 상기 IC장치핀에 결합된 IC장치의 다른 리셋트소오스에 결합된 OR게이트를 제공하는 단계로 구성됨을 특징으로 하는 방법.
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Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5834889A (en) 1995-09-22 1998-11-10 Gl Displays, Inc. Cold cathode fluorescent display
US6421812B1 (en) * 1997-06-10 2002-07-16 Altera Corporation Programming mode selection with JTAG circuits
US6021447A (en) * 1997-12-12 2000-02-01 Scenix Semiconductor, Inc. Non-intrusive in-system programming using in-system programming circuitry coupled to oscillation circuitry for entering, exiting, and performing in-system programming responsive to oscillation circuitry signals
US6161199A (en) * 1997-12-12 2000-12-12 Scenix Semiconductor, Inc. Non-intrusive in-system debugging for a microcontroller with in-system programming capabilities using in-system debugging circuitry and program embedded in-system debugging commands
IES980711A2 (en) * 1997-12-15 1999-06-30 Tellabs Res Ltd Clocking in electronic circuits
US6034545A (en) * 1998-01-30 2000-03-07 Arm Limited Macrocell for data processing circuit
US6057705A (en) * 1998-05-28 2000-05-02 Microchip Technology Incorporated Programmable pin designation for semiconductor devices
EP1212835B1 (en) * 1999-09-15 2007-04-25 Thomson Licensing Multi-clock integrated circuit with clock generator and bi-directional clock pin arrangement
US8176296B2 (en) 2000-10-26 2012-05-08 Cypress Semiconductor Corporation Programmable microcontroller architecture
US6892310B1 (en) * 2000-10-26 2005-05-10 Cypress Semiconductor Corporation Method for efficient supply of power to a microcontroller
US8149048B1 (en) 2000-10-26 2012-04-03 Cypress Semiconductor Corporation Apparatus and method for programmable power management in a programmable analog circuit block
US8103496B1 (en) 2000-10-26 2012-01-24 Cypress Semicondutor Corporation Breakpoint control in an in-circuit emulation system
US8160864B1 (en) 2000-10-26 2012-04-17 Cypress Semiconductor Corporation In-circuit emulator and pod synchronized boot
US6724220B1 (en) 2000-10-26 2004-04-20 Cyress Semiconductor Corporation Programmable microcontroller architecture (mixed analog/digital)
US7765095B1 (en) 2000-10-26 2010-07-27 Cypress Semiconductor Corporation Conditional branching in an in-circuit emulation system
US6981090B1 (en) * 2000-10-26 2005-12-27 Cypress Semiconductor Corporation Multiple use of microcontroller pad
US6404174B1 (en) 2000-10-27 2002-06-11 Adtran, Inc. Circuit for in-system programming of memory device
US6509758B2 (en) 2001-04-18 2003-01-21 Cygnal Integrated Products, Inc. IC with digital and analog circuits and mixed signal I/O pins
US6507215B1 (en) 2001-04-18 2003-01-14 Cygnal Integrated Products, Inc. Programmable driver for an I/O pin of an integrated circuit
US6996736B1 (en) * 2001-05-06 2006-02-07 Altera Corporation Programmable clock network for distributing clock signals to and between first and second sections of an integrated circuit
US7406674B1 (en) 2001-10-24 2008-07-29 Cypress Semiconductor Corporation Method and apparatus for generating microcontroller configuration information
US8078970B1 (en) 2001-11-09 2011-12-13 Cypress Semiconductor Corporation Graphical user interface with user-selectable list-box
US8042093B1 (en) 2001-11-15 2011-10-18 Cypress Semiconductor Corporation System providing automatic source code generation for personalization and parameterization of user modules
US7774190B1 (en) 2001-11-19 2010-08-10 Cypress Semiconductor Corporation Sleep and stall in an in-circuit emulation system
US7770113B1 (en) 2001-11-19 2010-08-03 Cypress Semiconductor Corporation System and method for dynamically generating a configuration datasheet
US6971004B1 (en) 2001-11-19 2005-11-29 Cypress Semiconductor Corp. System and method of dynamically reconfiguring a programmable integrated circuit
US8069405B1 (en) 2001-11-19 2011-11-29 Cypress Semiconductor Corporation User interface for efficiently browsing an electronic document using data-driven tabs
US7844437B1 (en) 2001-11-19 2010-11-30 Cypress Semiconductor Corporation System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit
US8103497B1 (en) 2002-03-28 2012-01-24 Cypress Semiconductor Corporation External interface for event architecture
US7308608B1 (en) 2002-05-01 2007-12-11 Cypress Semiconductor Corporation Reconfigurable testing system and method
US7761845B1 (en) 2002-09-09 2010-07-20 Cypress Semiconductor Corporation Method for parameterizing a user module
US7034593B1 (en) * 2003-11-13 2006-04-25 Cirrus Logic, Inc. Reset mode indication for an integrated circuit using a non-dedicated pin
KR100596450B1 (ko) * 2003-12-11 2006-07-03 삼성전자주식회사 동작모드에 따라 데이터 스트로브 타입을 선택적으로사용할 수 있는 반도체 메모리 장치
US7295049B1 (en) 2004-03-25 2007-11-13 Cypress Semiconductor Corporation Method and circuit for rapid alignment of signals
US7285980B2 (en) * 2004-07-27 2007-10-23 Stmicroelectronics Pvt. Ltd. Method and apparatus for multiplexing an integrated circuit pin
US8069436B2 (en) 2004-08-13 2011-11-29 Cypress Semiconductor Corporation Providing hardware independence to automate code generation of processing device firmware
US8286125B2 (en) 2004-08-13 2012-10-09 Cypress Semiconductor Corporation Model for a hardware device-independent method of defining embedded firmware for programmable systems
US7332976B1 (en) 2005-02-04 2008-02-19 Cypress Semiconductor Corporation Poly-phase frequency synthesis oscillator
DE102005014133B3 (de) * 2005-03-29 2006-06-14 Bernhard Engl Integrierte Schaltung mit Mischsignal-Eindrahtschnittstelle und Verfahren zu ihrem Betrieb
US7400183B1 (en) 2005-05-05 2008-07-15 Cypress Semiconductor Corporation Voltage controlled oscillator delay cell and method
US8089461B2 (en) 2005-06-23 2012-01-03 Cypress Semiconductor Corporation Touch wake for electronic devices
US7586350B2 (en) * 2005-09-28 2009-09-08 Hynix Semiconductor Inc. Circuit and method for initializing an internal logic unit in a semiconductor memory device
US8085067B1 (en) 2005-12-21 2011-12-27 Cypress Semiconductor Corporation Differential-to-single ended signal converter circuit and method
US8067948B2 (en) 2006-03-27 2011-11-29 Cypress Semiconductor Corporation Input/output multiplexer bus
JP2008017300A (ja) * 2006-07-07 2008-01-24 Nec Electronics Corp 半導体集積回路装置および入力回路
US7436207B2 (en) * 2006-07-21 2008-10-14 Microchip Technology Incorporated Integrated circuit device having at least one of a plurality of bond pads with a selectable plurality of input-output functionalities
TWI339499B (en) * 2007-02-06 2011-03-21 Realtek Semiconductor Corp Configured circuit and method thereof
US8516025B2 (en) 2007-04-17 2013-08-20 Cypress Semiconductor Corporation Clock driven dynamic datapath chaining
US8092083B2 (en) 2007-04-17 2012-01-10 Cypress Semiconductor Corporation Temperature sensor with digital bandgap
US7737724B2 (en) 2007-04-17 2010-06-15 Cypress Semiconductor Corporation Universal digital block interconnection and channel routing
US8130025B2 (en) 2007-04-17 2012-03-06 Cypress Semiconductor Corporation Numerical band gap
US9564902B2 (en) 2007-04-17 2017-02-07 Cypress Semiconductor Corporation Dynamically configurable and re-configurable data path
US8026739B2 (en) 2007-04-17 2011-09-27 Cypress Semiconductor Corporation System level interconnect with programmable switching
US8040266B2 (en) 2007-04-17 2011-10-18 Cypress Semiconductor Corporation Programmable sigma-delta analog-to-digital converter
US8065653B1 (en) 2007-04-25 2011-11-22 Cypress Semiconductor Corporation Configuration of programmable IC design elements
US8266575B1 (en) 2007-04-25 2012-09-11 Cypress Semiconductor Corporation Systems and methods for dynamically reconfiguring a programmable system on a chip
US9720805B1 (en) 2007-04-25 2017-08-01 Cypress Semiconductor Corporation System and method for controlling a target device
US8049569B1 (en) 2007-09-05 2011-11-01 Cypress Semiconductor Corporation Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes
US8224611B2 (en) * 2009-03-11 2012-07-17 Kavlico Corporation One pin calibration assembly and method for sensors
US8601254B1 (en) * 2009-04-30 2013-12-03 Cypress Semiconductor Corp. Configurable reset pin for input/output port
US9448964B2 (en) 2009-05-04 2016-09-20 Cypress Semiconductor Corporation Autonomous control in a programmable system
WO2018161321A1 (zh) * 2017-03-09 2018-09-13 深圳市大疆创新科技有限公司 F通道控制方法及装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4758746A (en) * 1985-08-12 1988-07-19 Monolithic Memories, Inc. Programmable logic array with added array of gates and added output routing flexibility
US5051622A (en) * 1989-11-08 1991-09-24 Chips And Technologies, Inc. Power-on strap inputs
US5231312A (en) * 1992-03-12 1993-07-27 Atmel Corporation Integrated logic circuit with functionally flexible input/output macrocells
US5473758A (en) * 1992-08-31 1995-12-05 Microchip Technology Incorporated System having input output pins shifting between programming mode and normal mode to program memory without dedicating input output pins for programming mode
US5594442A (en) * 1994-03-15 1997-01-14 Crystal Semiconductor Corporation Configuration programming of a digital audio serial port using no additional pins

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