KR100290476B1 - Method of manufacturing a split gate flash memory device - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
본 발명은 스플리트 게이트 플래쉬 메모리 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a split gate flash memory device.
2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention
주변회로의 트랜지스터 게이트 사이에 발생되는 브리지 현상을 방지하여 소자의 신뢰성을 향상시키고자 한다.It is intended to improve the reliability of the device by preventing the bridge phenomenon generated between the transistor gate of the peripheral circuit.
3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention
본 발명에 따른 스플리트 게이트 플래쉬 메모리 소자의 제조 방법은 셀 지역의 반도체 기판상에 터널 산화막, 플로팅 게이트, 유전체막, 콘트롤 게이트 및 산화막이 형성되고, 주변회로 지역의 반도체 기판상에 게이트 산화막이 형성된 전체 구조상에 폴리실리콘층과 금속 실리사이드층을 순차적으로 형성하여 폴리사이드층을 형성하고, 상기 셀 지역의 상기 폴리사이드층의 선택된 부분을 패터닝하여 셀렉트 게이트를 형성하고, 상기 주변회로 지역의 상기 폴리사이드층의 선택된 부분을 패터닝하여 주변회로의 트랜지스터 게이트를 형성하고, 상기 셀렉트 게이트 및 상기 주변회로의 트랜지스터 게이트를 포함한 전체 구조상에 아크 질화막을 형성한 후, 상기 주변회로 지역에 불순물 이온주입 공정을 실시하고, 상기 주변회로 지역의 상기 아크 질화막을 식각하는 순서로 이루어진다.In the method for manufacturing a split gate flash memory device according to the present invention, a tunnel oxide film, a floating gate, a dielectric film, a control gate and an oxide film are formed on a semiconductor substrate in a cell region, and a gate oxide film is formed on a semiconductor substrate in a peripheral circuit region. A polysilicon layer and a metal silicide layer are sequentially formed on the entire structure to form a polyside layer, and a selected portion of the polyside layer of the cell region is patterned to form a select gate, and the polyside of the peripheral circuit region Patterning a selected portion of the layer to form a transistor gate of the peripheral circuit, forming an arc nitride film over the entire structure including the select gate and the transistor gate of the peripheral circuit, and then performing an impurity ion implantation process in the peripheral circuit region; The arc nitriding of the peripheral circuit area A composed of a sequence of etching.
Description
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로서, 특히 플래쉬 메모리 셀의 셀렉트 게이트 및 주변회로의 트랜지스터 게이트를 형성한 후 아크 질화막을 증착하고, 아크 질화막이 증착된 주변회로 지역에 불순물 이온주입 공정을 실시하는 공정을 포함하는 소자를 형성하여 주변회로의 트랜지스터 게이트에 발생되는 브리지를 방지하므로서 소자의 신뢰성을 향상시킬 수 있는 스플리트 게이트 플래쉬 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device. In particular, an arc nitride film is deposited after forming a select gate of a flash memory cell and a transistor gate of a peripheral circuit. The present invention relates to a method for manufacturing a split gate flash memory device capable of improving the reliability of the device by forming a device including a process to be performed to prevent bridges generated in the transistor gate of the peripheral circuit.
일반적으로, 스플리트 게이트 플래쉬 메모리 소자는 셀의 셀렉트 게이트와 주변회로의 트랜지스터 게이트가 포함되어 형성된다. 도 1은 종래의 스플리트 게이트 플래쉬 메모리 소자의 제조 방법을 보인다.In general, the split gate flash memory device includes a select gate of a cell and a transistor gate of a peripheral circuit. 1 shows a method of manufacturing a conventional split gate flash memory device.
도 1(a) 내지 도 1(b)는 종래의 스플리트 게이트 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.1 (a) to 1 (b) are cross-sectional views illustrating a conventional method for manufacturing a split gate flash memory device.
도 1(a)를 참조하면, 필드 산화막(20)이 형성된 셀 지역의 반도체 기판(10)상에 터널 산화막(31), 플로팅 게이트(32), 유전체막(33), 콘트롤 게이트(34) 및 산화막(35)이 순차적으로 적층된 구조를 형성하고, 소오스 및 드레인(도시 안됨) 형성 공정과 셀렉트 게이트(도시 안됨) 형성을 위한 산화 공정을 실시한다. 이후, 주변회로 지역의 반도체 기판(10)상에 게이트 산화막(36)을 형성한다. 적층 구조 및 게이트 산화막(36)을 포함한 전체 구조상에 폴리실리콘층(37A)과 금속 실리사이드층(37B)을 순차적으로 형성하여 폴리사이드층(37C)을 형성한다.Referring to FIG. 1A, the tunnel oxide film 31, the floating gate 32, the dielectric film 33, the control gate 34, and the semiconductor substrate 10 are formed on the semiconductor substrate 10 in the cell region in which the field oxide film 20 is formed. A structure in which the oxide films 35 are sequentially stacked is formed, and an oxide process for forming a source and a drain (not shown) and a select gate (not shown) are performed. Thereafter, a gate oxide layer 36 is formed on the semiconductor substrate 10 in the peripheral circuit region. The polysilicon layer 37C is formed by sequentially forming the polysilicon layer 37A and the metal silicide layer 37B on the entire structure including the stacked structure and the gate oxide film 36.
도 1(b)를 참조하면, 셀렉트 게이트 마스크를 사용한 식각 공정으로 셀 지역의 폴리사이드층(37C)을 패터닝하여 셀렉트 게이트(37S)를 형성한다. 셀렉트 게이트(37S)를 형성한 후의 전체 구조상에 아크 질화막(40)을 형성한다.Referring to FIG. 1B, the select gate 37S is formed by patterning the polyside layer 37C in the cell region by an etching process using a select gate mask. An arc nitride film 40 is formed over the entire structure after the select gate 37S is formed.
상기에서, 아크 질화막(40)은 400 내지 600Å의 두께로 형성된다.In the above, the arc nitride film 40 is formed to a thickness of 400 to 600 kPa.
도 1(c)를 참조하면, 주변회로의 트랜지스터 게이트 마스크를 사용한 식각 공정으로 아크 질화막(40) 및 주변회로 지역의 폴리사이드층(37C)을 순차적으로 패터닝하여 주변회로의 트랜지스터 게이트(37T)를 형성한다. 이후, 산소 가스를 사용한 폴리사이드 산화 공정을 실시하고, 주변회로 트랜지스터의 소오스/드레인 이온주입 공정을 실시하고, 평탄화막 및 금속 콘택 공정을 실시한다.Referring to FIG. 1C, the transistor gate 37T of the peripheral circuit is sequentially formed by sequentially patterning the arc nitride layer 40 and the polyside layer 37C of the peripheral circuit region by an etching process using the transistor gate mask of the peripheral circuit. Form. Thereafter, a polyside oxidation process using oxygen gas is performed, a source / drain ion implantation process of the peripheral circuit transistor is performed, and a planarization film and a metal contact process are performed.
상기에서, 이온주입 공정은 중전류 NMOS 이온주입일 경우에 인(P) 이온을 110 내지 130 KeV의 에너지로 주입하고, 저농도(N-) 이온주입일 경우에 50 내지 70 KeV의 에너지로 주입한다. 중전류 PMOS 이온주입일 경우에 붕소(B) 이온을 40 내지 50 KeV의 에너지로 주입한다.In the above-described ion implantation process, phosphorus (P) ions are implanted with energy of 110 to 130 KeV in the case of medium current NMOS ion implantation and 50 to 70 KeV in the case of low concentration (N-) implantation. . In the case of medium current PMOS ion implantation, boron (B) ions are implanted at an energy of 40 to 50 KeV.
주변회로 지역의 폴리사이드층(37C)을 식각할 때, 식각 가스인 CF4 가스에 의한 폴리머(polymer)가 발생되는데, 폴리머는 아크 질화막(40)의 식각이 주 원인이 된다. 이 폴리머는 파티클 소오스(particle source) 작용되어 주변회로의 트랜지스터 게이트(37T)간에 브리지(bridge) 현상을 유발시킨다. 또한 이러한 입자 발생을 줄이기 위해, 산화막 식각을 텔 장비(Tell; 장비회사명)에서 진행하고, 폴리실리콘 식각을 레인보우 장비(rainbow: RB; 장비회사명)에서 진행할 경우 공정 추가로 인한 생산성 저하가 문제점으로 도출되었다.When etching the polycide layer 37C in the peripheral circuit area, a polymer is generated by CF4 gas, which is an etching gas, which is mainly caused by etching of the arc nitride layer 40. The polymer acts as a particle source, causing a bridge between the transistor gates 37T of the peripheral circuit. In addition, in order to reduce the occurrence of such particles, when the oxide etching is performed in the Tell equipment (Tell) and the polysilicon etching is performed in the rainbow equipment (Rabow: RB), the productivity decrease due to the process addition is a problem. Was derived.
따라서, 본 발명은 플래쉬 메모리 셀의 셀렉트 게이트 및 주변회로의 트랜지스터 게이트를 형성한 후 아크 질화막을 증착하고, 아크 질화막이 증착된 주변회로 지역에 불순물 이온주입 공정을 실시하는 공정을 포함하는 소자를 형성하여 주변회로의 트랜지스터 게이트에 발생되는 브리지를 방지하므로서 소자의 신뢰성을 향상시키고, 생산 공정을 단순화하는데 그 목적이 있다.Accordingly, the present invention forms a device including forming a select gate of a flash memory cell and a transistor gate of a peripheral circuit and then depositing an arc nitride film and performing an impurity ion implantation process in the peripheral circuit region where the arc nitride film is deposited. Therefore, the purpose of the present invention is to improve the reliability of the device and to simplify the production process by preventing bridges generated in the transistor gate of the peripheral circuit.
상기한 목적을 달성하기 위한 본 발명의 실시예에 따른 스플리트 게이트 플래쉬 메모리 소자의 제조 방법은 셀 지역의 반도체 기판상에 터널 산화막, 플로팅 게이트, 유전체막, 콘트롤 게이트 및 산화막이 형성되고, 주변회로 지역의 반도체 기판상에 게이트 산화막이 형성된 전체 구조상에 폴리실리콘층과 금속 실리사이드층을 순차적으로 형성하여 폴리사이드층을 형성하는 단계; 상기 셀 지역의 상기 폴리사이드층의 선택된 부분을 패터닝하여 셀렉트 게이트를 형성하는 단계; 상기 주변회로 지역의 상기 폴리사이드층의 선택된 부분을 패터닝하여 주변회로의 트랜지스터 게이트를 형성하는 단계; 상기 셀렉트 게이트 및 상기 주변회로의 트랜지스터 게이트를 포함한 전체 구조상에 아크 질화막을 형성한 후, 상기 주변회로 지역에 불순물 이온주입 공정을 실시하는 단계; 및 상기 주변회로 지역의 상기 아크 질화막을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In the method of manufacturing the split gate flash memory device according to the embodiment of the present invention for achieving the above object, a tunnel oxide film, a floating gate, a dielectric film, a control gate and an oxide film are formed on a semiconductor substrate in a cell region, and a peripheral circuit Sequentially forming a polysilicon layer and a metal silicide layer on the entire structure in which the gate oxide film is formed on the semiconductor substrate in the region to form a polyside layer; Patterning a selected portion of the polyside layer in the cell region to form a select gate; Patterning a selected portion of the polyside layer in the peripheral circuit area to form a transistor gate of the peripheral circuit; Forming an arc nitride film on the entire structure including the select gate and the transistor gate of the peripheral circuit, and then performing an impurity ion implantation process in the peripheral circuit region; And etching the arc nitride film in the peripheral circuit area.
도 1(a) 내지 도 1(b)는 종래의 스플리트 게이트 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도.1 (a) to 1 (b) are cross-sectional views for explaining a method of manufacturing a conventional split gate flash memory device.
도 2(a) 내지 도 2(c)는 본 발명의 실시예에 따른 스플리트 게이트 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도시한 단면도.2 (a) to 2 (c) are cross-sectional views illustrating a method of manufacturing a split gate flash memory device according to an embodiment of the present invention.
〈도면의 주요 부분에 대한 부호 설명〉<Description of Signs of Major Parts of Drawings>
10 및 100 : 반도체 기판 20 및 120 : 필드 산화막10 and 100: semiconductor substrate 20 and 120: field oxide film
31 및 131 : 터널 산화막 32 및 132 : 플로팅 게이트31 and 131: tunnel oxide film 32 and 132: floating gate
33 및 133 : 유전체막 34 및 134 : 콘트롤 게이트33 and 133: dielectric films 34 and 134: control gate
35 및 135 : 산화막 36 및 136 : 게이트 산화막35 and 135: oxide film 36 and 136: gate oxide film
37A 및 137A : 폴리실리콘층 37B 및 137B : 금속 실리사이드층37A and 137A: polysilicon layer 37B and 137B: metal silicide layer
37C 및 137C : 폴리사이드층 37S 및 137S : 셀렉트 게이트37C and 137C: polyside layer 37S and 137S: select gate
37T 및 137T : 주변회로의 트렌지스터 게이트37T and 137T: Transistor Gates in Peripheral Circuits
40 및 140 : 아크 질화막 142 : 감광막 패턴40 and 140: arc nitride film 142: photosensitive film pattern
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2(a) 내지 도 2(c)는 본 발명의 실시예에 따른 스플리트 게이트 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도시한 단면도이다.2 (a) to 2 (c) are cross-sectional views illustrating a method of manufacturing a split gate flash memory device according to an exemplary embodiment of the present invention.
도 2(a)를 참조하면, 필드 산화막(120)이 형성된 셀 지역의 반도체 기판(100)상에 터널 산화막(131), 플로팅 게이트(132), 유전체막(133), 콘트롤 게이트(134) 및 산화막(135)이 순차적으로 적층된 구조를 형성하고, 소오스 및 드레인(도시 안됨) 형성 공정과 셀렉트 게이트(도시 안됨) 형성을 위한 산화 공정을 실시한다. 이후, 주변회로 지역의 반도체 기판(100)상에 게이트 산화막(136)을 형성한다. 적층 구조 및 게이트 산화막(136)을 포함한 전체 구조상에 폴리실리콘층(137A)과 금속 실리사이드층(137B)을 순차적으로 형성하여 폴리사이드층(137C)을 형성한다.Referring to FIG. 2A, the tunnel oxide film 131, the floating gate 132, the dielectric film 133, the control gate 134, and the semiconductor oxide layer 100 are formed on the semiconductor substrate 100 in the cell region in which the field oxide film 120 is formed. A structure in which the oxide films 135 are sequentially stacked is formed, and an oxide process for forming a source and a drain (not shown) and a select gate (not shown) are performed. Thereafter, a gate oxide layer 136 is formed on the semiconductor substrate 100 in the peripheral circuit region. The polysilicon layer 137C is formed by sequentially forming the polysilicon layer 137A and the metal silicide layer 137B on the entire structure including the stacked structure and the gate oxide film 136.
도 2(b)를 참조하면, 셀렉트 게이트 마스크를 사용한 식각 공정으로 셀 지역의 폴리사이드층(137C)을 패터닝하여 셀렉트 게이트(137S)를 형성한다. 주변회로의 트랜지스터 게이트 마스크를 사용한 식각 공정으로 주변회로 지역의 폴리사이드층(137C)을 패터닝하여 주변회로의 트랜지스터 게이트(137T)를 형성한다. 셀렉트 게이트(137S) 및 주변회로의 트랜지스터 게이트(137T)를 포함한 전체 구조상에 아크 질화막(140)을 형성한다. 주변회로 지역이 개방(open)되는 감광막 패턴(142)을 형성한 후, 주변회로 트랜지스터의 소오스/드레인 이온주입 공정을 실시한다.Referring to FIG. 2B, the select gate 137S is formed by patterning the polyside layer 137C in the cell region by an etching process using a select gate mask. In the etching process using the transistor gate mask of the peripheral circuit, the polyside layer 137C of the peripheral circuit region is patterned to form the transistor gate 137T of the peripheral circuit. An arc nitride film 140 is formed over the entire structure including the select gate 137S and the transistor gate 137T of the peripheral circuit. After forming the photosensitive film pattern 142 in which the peripheral circuit region is opened, a source / drain ion implantation process of the peripheral circuit transistor is performed.
상기에서, 아크 질화막(140)은 150 내지 250Å의 두께로 형성된다. 이온주입 공정은 중전류 NMOS 이온주입일 경우에 인(P) 이온을 140 내지 160 KeV의 에너지로 주입하고, 저농도(N-) 이온주입일 경우에 80 내지 100 KeV의 에너지로 주입한다. 중전류 PMOS 이온주입일 경우에 붕소(B) 이온을 60 내지 70 KeV의 에너지로 주입한다.In the above, the arc nitride film 140 is formed to a thickness of 150 ~ 250Å. In the ion implantation process, in the case of medium current NMOS ion implantation, phosphorus (P) ions are implanted at an energy of 140 to 160 KeV, and in the case of low concentration (N−) ion implantation, implantation is performed at an energy of 80 to 100 KeV. In the case of medium current PMOS ion implantation, boron (B) ions are implanted at an energy of 60 to 70 KeV.
한편, 아크 질화막(140)의 두께에 따라 이온주입시 주입 에너지가 달라진다.On the other hand, depending on the thickness of the arc nitride film 140, the implantation energy when the ion is changed.
도 2(c)를 참조하면, 이온주입 공정후 상기 감광막 패턴(142)을 이용한 블랑켓 식각 공정을 통해 주변회로 영역의 아크 질화막(140)을 식각한다. 감광막 패턴(142)을 제거한 후, 산소 가스를 이용한 폴리사이드 산화 공정을 실시한다. 주변회로의 트랜지스터 게이트(137T) 측벽에 스페이서(도시 안됨)를 형성하기 위해, 절연막의 증착 및 스페이서 식각 공정을 실시한 후, 평탄화막 및 금속 콘택 공정을 실시한다.Referring to FIG. 2C, after the ion implantation process, the arc nitride layer 140 in the peripheral circuit region is etched through a blanket etching process using the photoresist pattern 142. After removing the photoresist pattern 142, a polyside oxidation process using oxygen gas is performed. In order to form a spacer (not shown) on the sidewalls of the transistor gate 137T of the peripheral circuit, a deposition process and an etching process of an insulating layer are performed, followed by a planarization film and a metal contact process.
상기에서, 셀 지역의 아크 질화막(140)은 금속 실리사이드층(137B)이 산화되는 것을 방지하는 역할을 수행한다.In the above, the arc nitride layer 140 in the cell region serves to prevent the metal silicide layer 137B from being oxidized.
상술한 바와 같이, 본 발명에 의하면 CF4가스를 이용한 주변회로 지역의 폴리사이드층 식각 공정이 아크 질화막이 없는 상태에서 실시되므로, 폴리머 발생이 억제되어 종래에 발생된 브리지 현상을 방지할 수 있고, 공정을 단순화 할 수 있기 때문에 생산성 향상에 기여할 수 있다. 또한 종래의 방법들은 셀 지역의 폴리사이드층 식각시에 플라즈마 이온들에 의한 식각 데미지(damage)가 완화되어 산화막 항복전압을 증가시킨다. 그러나 본 발명은 전기장(electric field)으로 인한 산화막 손실(fail)을 방지할 수 있다.As described above, according to the present invention, since the polyside layer etching process in the peripheral circuit region using CF 4 gas is performed in the absence of an arc nitride film, the generation of polymer is suppressed, and thus, the conventional bridge phenomenon can be prevented. The process can be simplified, which contributes to increased productivity. In addition, in the conventional methods, etching damage caused by plasma ions is mitigated when the polyside layer is etched in the cell region, thereby increasing the oxide breakdown voltage. However, the present invention can prevent oxide film loss due to electric field.
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