KR100288459B1 - 데이타 복조장치 - Google Patents

데이타 복조장치 Download PDF

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Abstract

[목적]
수직 블랭킹 기간에 중첩되어 있는 복수 종류의 데이타에 대해서 디코드 가능한 데이타 복조 장치를 실현하여, 회로의 공통화 비용 저감을 도모한다.
[구성]
수직, 수평 동기 신호에서 수직 블랭킹 기간의 라인수 및 라인내 위치를 판별하여, 라인 신호 추출 펄스 ③, 데이타 신호 추출 펄스 ⑤, 및 기준 신호 추출 펄스 ④를 발생시키는 수단(3, 6, 7, 8)과, 영상 신호 2 진화 수단(4)과, 라인 신호 추출 펄스 ③, 기준 신호 추출 펄스 ④에 의해 추출된 클록 기준 신호 ⑥ 에 동기해서 데이타 추출 클록을 생성하는 PLL 회로 수단(11)과, 라인 신호 추출 펄스 ③, 데이타 신호 추출 펄스 ⑤ 에 의해 데이타 추출 클록 ⑦ 및 2 진화 신호 ② 가 공급되고 데이타 신호를 저장하는 기억 수단(12)과, 각 추출 펄스 ③④⑤의 발생 기간, PLL 분주비를 각각 지정 가능한 제어 수단(32)을 구비한다.

Description

데이타 복조 장치
제1도는 본 발명의 실시예의 데이타 복조 장치가 탑재되는 기기의 구성도.
제2도는 본 발명의 제 1 실시예의 데이타 복조 장치의 블록도.
제3도는 제 1 실시예의 동작 설명을 위한 파형도.
제4도는 제 1 실시예의 동작 설명을 위한 파형도.
제5도는 본 발명의 제 2 실시예의 데이타 복조 장치의 블록도.
제6도는 제 2 실시예의 동작 설명을 위한 파형도.
제7도는 제 2 실시예의 동작 설명을 위한 흐름도.
제8도는 제 3 실시예의 데이타 복조 장치의 블록도.
제9도는 수직 블랭킹 기간에 중첩되는 신호의 설명도.
제10도는 종래의 데이타 복조 장치의 블록도.
제11도는 종래의 데이타 복조 장치의 동작 설명을 위한 파형도.
〈도면의 주요부분에 대한 부호의 설명〉
3 : 동기 분리 회로 4 : 2 진화 회로
5, 9, 10 : 게이트 회로 6 : 라인 카운터
7 : 라인 디코더 8 : 라인내의 카운터/디코더
11 : PLL 회로 12 : 레지스터
13 : 샘플 클록 발생부 23 : 마이크로컴퓨터
31 : DSP 32 : DSP 콘트롤러
[발명의 상세한 설명]
[산업상의 이용 분야]
본 발명은 영상 신호의 수직 블랭킹 기간(vertical blanking period)에 중첩되는 각종 데이타를 복조하는 데이타 복조 장치에 관한 것이다.
[종래의 기술]
근래, 영상 신호의 수직 블랭킹 기간을 이용하여, 예컨대 문자 다중 신호나 캡션 신호(caption signal), 텔리텍스트 신호 등의 각종 데이타를 전송하는 것이 행해지고 있다.
이들 데이타의 포맷은 제 9a 도와 같이 수직 블랭킹 기간내의 소정의 수평라인 위치에 칼러 버스트 CB 에 이어서 먼저 데이타 샘플 클록의 기준 신호(이하, 클록 기준 신호라 함) CR 과, 이에 이어서 소정 비트수의 데이타 신호 DT 가 설치되는 경우와, 제 9b 도 와 같이 칼러 버스트 CB 에 이어서 예컨대 데이타 내용을 도시하는 기준 펄스 RP 에 이어 소정의 비트수의 데이타 신호 DT 가 설치되는 경우 등이 존재한다.
중첩되는 데이타의 종별이나 방식을 다음의 표 1 에 표시한다. 또한, 중첩 라인과는 수직 블랭킹 기간내에 있어서 지정되어 있는 라인 위치(수평 위치)를 표시한다. 또한, 데이타 내용은 한 예를 표시하고 있을 뿐이다.
이와 같이 각종 데이타 종별이 존재하고 있으나, 이들에 대응하여 텔레비젼 수상기나 비디오 기기에 있어서는 영상 신호로부터 이들의 데이타를 디코드할 수 있는 데이타 복조 장치가 탑재된다.
종래의 데이타 복조 장치의 예로서 크로즈드 캡션 디코더(closed caption decoder)를 제 10 도에 도시한다. 또한, 도면 중 ① 내지 ⑦ 에 있어서의 신호 파형을 제 11 도에 도시한다.
단자(1)로부터 입력된 영상 신호 1 는 로우패스 필터(2) 및 동기 분리 회로(3)에 공급된다. 로우 패스필터(2)의 출력(~2 ㎒)은 2 진화 회로(4)에 이어서 제 11a 도와 같이 소정의 슬라이스 레벨(slice level) SL 과 비교되어, 제 11b 도와 같이 2 진화 신호 ② 로서 게이트 회로(5)에 공급된다.
한편, 동기 분리 회로(3)에서는 수평 동기 신호 Hs 및 수직 동기 신호 Vs 가 출력되어 수평 동기 신호 Hs 와 수직 동기 신호 Vs 는 라인 카운터(6)에 공급된다. 라인 카운터(6)는 수직 동기 신호 Vs 에 의해 리셋 됨과 함께, 수평 동기 신호 Hs 를 카운트함으로써, 라인 위치를 카운트한다. 그 카운트된 값은 라인 디코더(7)에 공급되고, 라인 디코더(7)는, 캡션 데이타가 중첩되어 있는 21 번째 라인에 도달한 값을 검지하여 제 11c 도 와 같이 21 번째 라인 게이트로 작용하는 라인 신호 추출 펄스를 게이트 회로(5)에 출력한다.
또한, 수평 동기 신호 Hs 는 라인내 카운터/디코더(8)에 공급되고, 라인 내 카운터/디코더(8)는 수평 동기 신호 Hs 를 기준으로 하여 PLL 회로(11)로부터 공급되는 클록 CLK 를 카운트하고, 라인 내에 있어서 캡션 신호의 클록 기준 신호 CR 구간에 해당하는 게이트 펄스로 작용하는 기준 신호 추출 펄스 ④ (제 11d 도)를 발생시켜, 게이트 회로(9)에 공급한다. 또한, 동일하게 수평 동기 신호 Hs 를 기준으로 하여 PLL 회로(11)로부터 공급되는 클록 CLK 를 카운트하고, 라인 내에 있어서 캡션 신호의 데이타 신호 DT 구간에 해당하는 게이트 펄스로 작용하는 데이타 신호 추출 펄스 ⑤ (제 11e 도)를 발생시켜, 게이트 회로(10)에 공급한다.
게이트 회로(5)로부터는, 데이타 신호 추출 펄스 ③ 에 의해 2 진화 신호 ② 의 21 번째 라인의 신호가 인출되어, 레지스터(12) 및 게이트 회로(9)에 공급된다. 그래서, 게이트 회로(9)에는 기준 신호 추출 펄스 ④가 공급되기 때문에 게이트 회로(9)로부터는 21 번째 라인의 클록 기준 신호 ⑥ (제 11f 도)가 인출되어, PLL 회로(11)에 공급된다. PLL 회로(11)의 발진 주파수는, 크로즈드 캡션 신호에 대응해서 503 ㎑ 에 고정되어 있고, 따라서, PLL 회로(11)로부터는 클록 시준 신호 ⑥에 동기한 503 ㎑ 의 클록이 출력되어, 게이트 회로(10)에 공급된다. 그래서, 게이트 회로(10)에는 데이타 신호 추출 펄스 ⑦ 가 공급되기 때문에 게이트 회로(10)로 부터 그 펄스 기간만 PLL 회로(11)의 출력이 인출되어 데이타 추출 클록 ⑦ (제 11g 도)으로서 레지스터(12)에 공급된다.
그래서, 레지스터(12)에서는 데이타 추출 클록 ⑦ 에 의해 게이트 회로(5)로 부터 공급된 데이타를 샘플링하여 기억함으로써 캡션 데이타 신호가 얻어지게 된다.
이러한 레지스터(12)에 내장된 데이타에 의해, 이와 같은 캡션 디코더가 설치된 텔레비젼 수상기 등의 기기에서는 캡션 정보에 대응한 처리를 실행할 수 있다.
[발명이 해결할려고 하는 과제]
그런데, 상기한 캡션 디코더는 당연히 캡션 신호로 밖에 대응할 수 없다. 따라서, 그 캡션 디코더를 탑재한 기기에 있어서 종횡비 정보에 의한 종횡비 변환이나 문자 다중 방송의 수신을 실행하려는 경우는 각각 전용의 데이타 복조 장치를 개별적으로 탑재해야만 한다.
예컨대 일본용의 텔레비젼 수상기에는 문자 다중 방송용 디코더나 비디오 ID 디코더를 탑재할 것을 필요로 하고, 또한, 유럽용의 텔레비젼 수상기에는 텔리텍스트 디코더, VSP 디코더, 비디오 ID 디코더를 탑재하는 것을 필요로 하게 된다.
더욱이, 지역에 따라서 그와 같은 각종 방식이 다른 데이타 형태로 사용되고 있기 때문에, 지역별로 기기를 제조해야만 되고, 데이타 복조 장치의 회로 기판 등의 표준화도 곤란해진다.
결과적으로, 텔레비젼 수상기, 비디오 기기, 또는 어댑터 형식의 데이타 복조 장치 등의 기기에 있어서, 제조 비용의 증대, 회로 규모의 대형화를 초래하는 문제가 있었다.
[과제를 해결하기 위한 수단]
본 발명은 이와 같은 문제점을 감안해서, 복수 방식의 데이타에 각각 대응하여 영상 신호에 중첩된 데이타의 복조를 실행할 수 있는 데이타 복조 장치를 제공 하는 것을 목적으로 한다.
이로 인하여, 영상 신호의 수직블랭킹 기간의 소정위치에 중첩되어 있는 데이타를 복조하는 데이타 복조 장치에 있어서, 수직 동기 신호 및 수평 동기 신호로부터 수직 블랭킹 기간의 라인수 및 라인내의 위치를 판별하고, 라인 신호 추출 펄스, 데이타 신호 추출 펄스, 및 기준 신호 추출 펄스를 발생시키는 추출 펄스 발생 수단과, 영상 신호를 2 진화 신호로 하는 2 진화 수단과, 라인 신호 추출 펄스 및 기준 신호 추출 펄스에 기초하여 영상 신호로부터 추출된 클록 기준 신호에 동기해서 데이타 추출 클록을 생성하는 PLL 회로 수단과, 라인 신호 추출 펄스 및 데이타 신호 추출 펄스에 기초하여 데이타 추출 클록 및 2 진화 신호가 공급되고 데이타 추출 클록을 사용해서 2 진화 신호로부터 데이타 신호를 내장하는 기억 수단을 구비함과 함께, 추출 펄스 발생 수단에 있어서 라인 신호 추출 펄스, 데이타 신호 추출 펄스, 및 기준 신호 추출 펄스의 발생 기간을 각각 지정 가능하고, 또한 PLL 회로 수단에 있어서 분주비들(frequency division ratios)을 지정 가능한 제어 수단을 구비하여, 복수 포맷의 데이타에 대응해서 데이타를 복조할 수 있도록 구성한다.
또한, 동일하게 데이타 복조 장치에 있어서, 수직 동기 신호 및 수평 동기 신호로부터 수직 블랭킹 기간의 라인수 및 라인내 위치를 판별하여, 라인 신호 추출 펄스 및 데이타 신호 추출 펄스를 발생시키는 추출 펄스 발생 수단과, 영상 신호를 2 진화 신호로하는 2 진화 수단과, 각종 포맷의 데이타의 클록 주파수보다 적어도 2 배 이상 높은 샘플링 클록을 발생시키는 데이타 샘플링 클록 발생 수단과, 라인 신호 추출 펄스 및 데이타 신호 추출 펄스에 기초해서 데이타 샘플링 클록 및 2 진화 신호가 공급되고, 데이타 샘플링 클록을 사용해서 2 진화 신호로부터 데이타를 내장하는 기억 수단을 구비함과 함께, 추출 펄스 발생 수단에 있어서 라인 신호 추출 펄스의 발생 기간 정보 및 기억 수단에 기억된 데이타의 신호 형태로부터 데이타 종별을 판별하는 연산 수단을 구비하고, 복수 포맷의 데이타에 대응해서 데이타를 복조 할 수 있도록 구성한다.
[작용]
각종 데이타 포맷에 따라서 그 클록 주파수 및/또는 추출해야할 라인 위치를 가변으로 하는 것으로, 그 데이타 복조 장치에 의해 판독하고자 하는 데이타를 선택적으로, 또는 복수 종류의 데이타를 한번에 내장시킬 수가 있다.
또한, 데이타 샘플링 클록을 데이타의 클록 주파수보다 충분히 높은 주파수로 하여, 중첩되어 있는 데이타를 모두 저장해두고, 또한 그 라인 위치를 판별하면, 영상 신호로부터 희망하는 데이타를 선택적으로 또는 복수 종류의 데이타를 한번에 저장할 수가 있다.
즉, 데이타 복조 장치를 상기한 구성으로 함으로써, 복수의 방식에 대응해서 복조 동작을 실행시킬 수가 있다.
[실시예]
다음에, 본 발명의 데이타 복조 장치의 실시예를 설명한다. 제 1 도는 데이타 복조 장치가 텔레비젼 수상기에 탑재된 경우의 전체 구성예를 도시하고 있으며, 안테나(15)에서 수신되고 튜너(16)를 통해 튜닝되어 중간 주파수 신호로서 출력되는(take out) 복합 영상 신호, 또는 라인 입력 단자(17)에서 입력된 복합 영상 신호는 입력 전환부(18)를 거쳐 영상 신호 처리부(19)에 공급된다.
영상 신호 처리부(19)에서는 Y/C 분리, 휘도 신호 처리, 색차 신호 처리 등이 실행된 후, R, G, B 신호로 복조되어 CRT(20) 에 공급되고, 영상 출력된다. 또한 영상 신호 처리부(19) 에서는 수평 동기 신호 및 수직 동기 신호를 추출하여 편향 전류를 생성하고, 이를 편향 코일(21)에 공급하고 있다.
번호 23 은 본 텔레비젼 수상기의 각부의 동작을 제어하는 마이크로컴퓨터를 도시한다.
일점쇄선으로 에워싼, 번호 30 은 실시예의 데이타 복조 장치이고, 공급된 복합 영상 신호로부터, 그 수직 블랭킹 기간에 중첩되어 있는 데이타 신호를 추출하고, 그에 따라 예컨대 문자 다중 정보를 영상 신호에 중첩해서 영상 출력시키거나, 모드 정보 등을 마이크로컴퓨터(23)에 공급해서 각종 제어에 사용되도록 하는 것이다. 이러한 데이타 복조 장치는 DSP (디지탈 신호 처리기) (3l), DSP 콘트롤러(32) 및 경우에 따라서는 마이크로컴퓨터의 소프트웨어 구성의 일부에 의해 형성 되어있다.
이와 같이, 예컨대 텔레비젼 수상기 등의 기기에 탑재되는 본 발명의 데이타 복조 장치의 제 1 실시예를 제 2 도 내지 제 5 도에서 설명한다. 제 2 도는 DSP(31) 및 DSP 콘트롤러(32)를 데이타 복조 장치로서 사용할 때의 구성 개념도이다. 또한, 데이타 복조 장치를 DSP 를 사용하지 않고 하드 로직 회로(hard logic circuit) 등을 사용해서 실현하는 경우도 같은 구성으로 된다.
① 내지 ⑦ 의 각부의 신호 파형을 제 3 도 또는 제 4 도에 도시한다.
구성 각부의 기본적인 동작에 있어서 상기한 제 lO 도와 동일한 부분에 대해서는 동일한 부호를 붙여, 중복 설명을 피한다. 단, 본 실시예에 있어서는, 라인 디코더(7)에 있어서는 DSP 콘트롤러(32)가 라인 신호 추출 펄스 ③ 를 출력할 라인을 지정할 수 있도록 되어있다. 즉, DSP 콘트롤러(32)에서 공급되는 파라미터에 기초해서 라인 디코더(7)의 출력 동작이 제어된다. 또한, 라인 카운터(6)에서 카운트된 현재의 라인 위치는 라인 디코더(7)를 거쳐서 DSP 콘트롤러(32)에 입력된다.
또한, 라인내 카운터/디코더(intraline counter/decoder)(8)에 대해서도 동일하게, DSP 콘트롤러(32)로부터 공급되는 파라미터에 기초해서 기준 신호 추출 펄스 ④ 및 데이타 신호 추출 펄스 ⑤ 의 출력 타이밍이 가변 제어된다.
더욱이, PLL 회로(1l)의 발진 주파수는 고정되어 있지 않고, 이것도 DSP 콘트롤러(32)로부터 분주비를 설정하는 파라미터가 공급되어, 발진 주파수가 가변 제어 되도록 되어있다.
그래서, 이들 부위에 대해서 DSP 콘트롤러는 추출할 데이타 신호에 따라 소정의 파라미터를 출력한다. 수직 블랭킹 기간에 중첩되는 각종 데이타에 대해서는 상기 표 1 에 나타낸 바와 같이, 중첩 라인 위치, 데이타 샘플 클록 주파수, 및 기준 신호(제 9 도의 클록 기준 신호 CR 또는 기준 펄스 RP)나 테이타 신호 DT 의 라인내의 위치는 미리 알고 있기(포맷으로서 지정되어 있음) 때문에, 이들에 기초해서 대응하는 파라미터를 출력할 수 있다.
이러한 제 2 도의 구성에서 가능한 데이타 복조 동작에 대해서 2 예를 제 3 도 및 제 4 도를 사용해서 설명한다.
제 3 도는 미리 어느 종류의 데이타를 저장할 것인가가 지정되어 있고, 또한 레지스터(12)의 용량을 세이브하고 싶은 경우의 동작을 도시한다.
공급되는 영상 신호 ① 에는, 제 3a 도와 같이, 16 라인, l9 라인, 2O 라인, 2l 라인에 각각 종류가 다른 데이타가 중첩되어 있다고 가정한다. 이 경우, 본 실시예의 데이타 복조 장치는 어느 데이타에도 대응해서 디코드 처리를 실행할 수 있다. 16 라인의 데이타를 추출하는 경우와 21 라인의 데이타를 추출하는 경우에 대해서 설명한다. 또한, 16 라인과 21 라인의 데이타는 어느 것이나 클록 기준 신호 CR 가 부가되어 있는 제 9 도 a의 타입의 데이타라 한다.
〈l6 라인의 데이타를 디코드하는 경우〉
DSP 콘트롤러(32)는 라인 디코더(7)에 디코드 값으로서 「16」 을 설정하고, 제 3b 도의 실선으로 도시하는 바와 같이 16 라인을 지정하는 라인 신호 추출 펄스 ② 를 출력시킨다. 또한, 16 라인의 데이타 포맷에 따라 라인내 카운터/디코더(8)를 제어하고, 제 3d 도의 실선으로 도시하는 바와 같이 클록 기준 신호 CR 의 기간 TC1에 해당하는 기준 신호 추출 펄스 ④ 를 출력시키고, 동일하게 제 3e 도의 실선으로 표시하는 바와 같이 데이타 신호 DT 의 기간 TD1에 해당하는 데이타 신호 추출 펄스 ⑤ 를 출력시킨다.
또한, PLL 회로(11)에 대해서 16 라인의 데이타의 샘플 클록에 가까운 발진을 하도록 분주비를 설정한다. 예컨대, 16 라인에 상기 표 1 에 표시한 바와 같이 VPS(Video Programming Signals) 데이타가 중첩되어 있는 경우라면, PLL 회로(11)의 발진 주파수를 6.9 ㎒ 근처로한다.
이와 같이 제어함으로써, 게이트 회로(5)에 의해 16 라인의 데이타가 추출되고, 또한 게이트 회로(9)에 의해, 그 16 라인의 클록 기준 신호 CR (제 3f 도에 실선으로 도시하는 신호 ⑥)가 추출되어 PLL 회로(11)에 공급된다. 따라서, PLL 회로(11)로부터는 클록 기준 신호 CR 에 동기한 클록이 생성되고, 게이트 회로(10)를 거쳐 제 3g 도에 실선으로 도시하는 데이타 추출 클록 ⑦ 으로서 레지스터(12)에 공급된다. 즉, 레지스터(12)에는 2 진화 신호 ② 에 있어서 16 라인의 데이타 신호 DT 가 기억된다. 이 데이타는 예컨대 마이크로컴퓨터(23)에 공급되어 소정의 처리 동작에 제공된다.
〈21 라인의 데이타를 디코드하는 경우〉
DSP 콘트롤러(32)는 라인 디코더(7)에 디코드 값으로서 『21』 을 설정하고, 제 3b 도의 점선으로 표시하는 바와 같이 21 라인을 지정하는 라인 신호 추출 펄스 ② 를 출력시킨다. 또한, 21 라인의 데이타 포맷에 따라 라인내 카운터/디코더(8)를 제어하고, 제 3d 도, 제 3e 도의 점선으로 표시하는 바와 같이 클록 기준 신호 CR 의 기간 TC2에 해당하는 기준 신호 추출 펄스 ④ 및 데이타 신호 DT 의 기간 TD2에 해당하는 데이타 신호 추출 펄스 ⑤ 를 출력시킨다.
또한, PLL 회로(11)에 대해서 21 라인의 데이타의 샘플 클록에 가까운 발진을 하도록 분주비를 설정한다. 예컨대, 21 라인에 상기 표 1 에 표시한 크로즈드 캡션 데이타가 중첩되어 있는 경우이면 PLL 회로(11)의 발진 주파수를 503 ㎑ 근처로 한다.
이와 같이 제어함으로써, 게이트 회로(5)에 의해 21 라인의 데이타가 추출되고, 다시 게이트 회로(9)에 의해, 그 21 라인의 클록 기준 신호 CR (제 3f 도에 점선으로 도시하는 신호 ⑥)가 추출되어 PLL 회로(11)에 공급된다. 따라서, PLL 회로(11)에서는 클록 기준 신호 CR 에 동기한 클록이 생성되고, 게이트 회로(10)를 거쳐 제 3g 도에 점선으로 표시하는 데이타 추출 클럭 ⑦ 으로서 레지스터(12)에 공급된다. 이에 따라, 레지스터(12)에는 2 진화 신호 ② 에 있어서 21 라인의 데이타 신호 DT 가 기억되고, 예컨대 마이크로컴퓨터(23)에 공급되어 소정의 처리 동작에 제공된다. 또는 문자 정보로서 처리되어 영상 신호 처리부에 공급되어 영상신호에 대해 중첩(superimposed) 된다.
예컨대, 이와 같이 2 예로 설명한 바와 같이, 희망하는 데이타에 대응해서 그 라인 번호, 기준 신호의 라인내 위치, 데이타 신호의 라인내 위치, 및 샘플링 주파수에 따른 PLL 분주비를 설정함으로써, 각종 데이타 종별에 대웅한 데이타 복조 장치가 실현된다.
제 4 도는 제 2 도의 구성에 있어서 가능한 다른 동작예이고, 미리 어떤 종별 데이타를 저장하는가가 지정되어 있고, 또한 복수 종류의 데이타를 동시에 저장하고자하는 경우의 동작을 표시한다.
제 4a 도와 같이 16 라인, 19 라인, 20 라인, 21 라인에 각각 종별로 다른 데이타가 중첩되어 있고, 이 경우에 16 라인, 2O 라인, 2l 라인의 데이타를 전부 저장시키고자 한다. 또한, 16 라인과 21 라인의 데이타는 클록 기준 신호 CR 가 부가되어 있는 제 9a 도 형태의 데이타이고, 2O 라인의 데이타는 기준 펄스 RP 가 부가되어 있는 제 9b 도 형태의 데이타(즉, PLL 회로에 의해 클록 동기를 실행하지 않아도 데이타 추출이 가능한 데이타)라 한다.
DSP 콘트롤러(32)는 라인 카운터(6)의 디코드 값이 라인 디코더(7)로부터 입력되기 때문에 현재의 라인 위치를 알 수가 있다. 거기에서, 이 라인 위치에 따라서, 각 라인마다 기준 신호 (CR 또는 RP)의 라인내 위치, 데이타 신호 DT 의 라인내 위치를 설정하여 라인내 카운터/디코더(8)의 출력을 제어한다. 예컨대, 기준 신호 추출 펄스 ④ 로서 16 라인의 클록 기준 신호 CR 의 기간 TC1에 해당하는 펄스 및 21 라인의 클록 기준 신호 CR 의 기간 TC2에 해당하는 펄스를 발생시키고, 또한, 데이타 신호 추출 펄스 ⑤ 로서 16 라인의 데이타 신호 DT 의 기간 TD1에 해당하는 펄스 및 21 라인의 데이타 신호 DT 의 기간 TD2에 해당하는 펄스 및 2O 라인의 데이타 신호 DT 의 기간 TD3에 해당하는 펄스를 발생시킨다. 또한, 2O 라인에 대해서 기준 신호 추출 펄스를 발생시키지 않는 것은, 2O 라인의 데이타 추출에 클록 동기가 불필요하기 때문이다.
또한, DSP 콘트롤러는 라인 디코더(7)에 대해 제 4c 도와 같이 16 라인, 20 라인, 21 라인에 해당하는 라인 추출 펄스 ③ 을 발생시킨다.
또한, PLL 회로(11)에 대해서는, 16 라인에 있어서는 16 라인 데이타의 샘플링 주파수에 가까운 발진 주파수가 얻어지도록 분주비를 제어하고, 2O 라인에 있어서는 고정 발진기에 설정하고, 또한 21 라인에 있어서는 21 라인 데이타의 샘플링 주파수에 가까운 발진 주파수가 얻어지도록 분주비를 제어한다.
따라서, PLL 회로(11)로부터 게이트 회로(10)를 거쳐 출력되는 데이타 추출 클록 ⑦ 으로서는, 제 4g 도와 같이, 16 라인에 있어서는 16 라인의 클록 기준 신호 CR 에 의해 로크된 클록이, 2O 라인에 있어서는 소정의 고정 주파수 클록이, 또한, 21 라인에 있어서는 21 라인의 클록 기준 신호 CR 에 의해 로크된 클록이 각각 얻어지게되어 이것이 레지스터(12)에 공급되기 때문에, 16 라인, 2O 라인, 21 라인의 데이타는 차례로 모두 레지스터에 기억되어간다.
예컨대, 레지스터(12)에 16 라인의 데이타가 기억되면, 그 데이타는 예컨대 DSP 콘트롤러(32) 또는 DSP(31)의 RAM (도시되지 않음) 또는 마이크로컴퓨터(23)의 RAM 으로 전송되고, 라인 번호 16 과 함께 유지된다. 동일하게 2O 라인, 2l 라인도 라인 번호와 함께 유지된다.
따라서, 추출한 데이타를 처리할 때에는 라인 번호를 참조하여 RAM 으로부터 판독하면 된다.
이상의 동작에 의해, 이러한 데이타 복조 장치는 다종류의 데이타를 동시에 디코드할 수 있게 된다.
다음으로, 제 5 도 내지 제 7 도에 의해 본 발명의 데이타 복조 장치의 제 2의 실시예를 설명한다.
제 5 도는 제 1 도의 DSP (31) (및 DSP 콘트롤러(32)), 및 마이크로컴퓨터 (23)의 일부의 구성도를 도시한 것이다.
①, ② 및 ⑦ 내지 ⑨ 의 각부의 신호 파형을 제 6 도에 도시한다.
구성 각부의 기본적인 동작에 있어서 상기한 제 10 도 또는 제 2 도와 동일한 부분에 대해서는 동일한 부호를 붙여 설명을 생략한다. 단, 본 실시예에서, 라인 디코더(7)에 있어서는 수직 블랭킹 기간에 있어서 데이타가 중첩되어 있을 가능성이 있는 라인 기간에서, 모두 라인 신호 추출 펄스 ⑧ 을 출력하도록 되어있다.
또한, 라인 카운터(6)로 카운트된 현재의 라인 위치는 라인 디코더(7)를 거쳐 마이크로컴퓨터(23)에 입력된다.
또한, 라인내 카운터/디코더(8)에 대해서는, 각 라인에 있어서 중첩되는 데이타에 대한 기준 신호(CR 또는 RP) 및 데이타 신호 DT 가 중첩되어있는 기간에 해당하는 데이타 신호 추출 펄스 ⑨ 가 출력된다.
샘플 클록 발생부(13)가 설치되고, 수직 블랭킹 기간에 중첩되는 데이타에 대해서 충분히 높은 주파수의 클록(데이타의 최대 반복 주파수의 적어도 2 배 이상의 주파수)이 샘플 클록으로서 출력된다.
따라서, 제 6c 도와 같은 라인 신호 추출 펄스 ⑧ 에 기초해서 게이트(5)로부터 출력된 제 6b 도의 2 진화 신호 ② 에 대해서는, 제 6d 도의 데이타 신호 추출 펄스 ⑨ 에 의해 게이트 회로(10)를 통해 샘플 클록 발생부(13)로부터의 샘플 클록이 제 6e 도와 같이 데이타 추출 클록 ⑦ 으로서 레지스터(12)에 공급됨으로써 레지스터(12)에 저장된다.
즉, 이러한 실시예에 있어서는, 전체 데이타를 충분히 높은 샘플링 주파수로 레지스터(12)에 저장하고, 이후 마이크로컴퓨터(23)가 레지스터(12)에 저장한 데이타와 라인 디코더(7)로부터의 라인 정보에 의해, 데이타 종별 및 내용을 판별하여 소정의 처리를 실행하는 구성으로 되어있다.
마이크로컴퓨터(23)는 이러한 처리를 실행하기 위해, 미리 각 라인에 중첩되는 데이타의 특징, 예컨대 클록 기준 신호의 주파수나 데이타 DT의 기간 등의 정보를 유지하고 있다. 그래서, 이들의 정보와 레지스터(12)로부터 마이크로컴퓨터(23) 내의 메모리에 저장된 데이타를 조합함으로써 데이타의 종별을 판별한다. 그러한 판별 순서예를 제 7 도의 흐름도에 도시한다.
디코드될 라인의 도달시에 레지스터(12)로부터 저장 데이타를 적재하면, 먼저 그 적재된 데이타의 최초 부분의 소정의 폭에 있어서, 반복 신호, 즉 클록 기준 신호 CR 이 존재하는지의 여부를 판단한다(F101, F102). 클록 기준 신호 CR 이 존재하면, 그 주파수를 검출하고(FlO3, F104), 주파수가 503 ㎑ 이면 크로즈드 캡션 신호로 판단한다(F105). 또한 주파수가 5.72 ㎒ 인 경우는 문자 다중 신호로 판단한다(FlO6). 그래서, 이와 같이 판단된 경우는, 후속 기간에 적재되어 있는 데이타에 대해서 각각의 주파수 간격(503 ㎑ 또는 5.72 ㎒)으로 데이타 DT 로서 판독한다(F107).
이와 같이하여 판독한 데이타 DT 에 대해서 패리티 코드나 CRC(cyclic redundancy code)에 의한 체크가 적정하면(FlO8), 그것을 정확한 데이타 DT 로서 인식하고, 그 데이타 DT 를 사용해서 소정의 처리를 실행한다(F109).
또한, 반복 주파수가 어떤 데이타 종별의 포맷의 클록 기준 신호 CR 에 해당하지 않는 경우는, 다른 종별, 즉 금번 디코드할 것으로 되어있지 않은 데이타 또는 그 밖의 신호로 간주한다(F110).
한편, 단계(F102)에서 반복 신호가 검출되지 않은 경우는, 비디오 ID 로서의 기준 펄스 RP 가 존재하는지를 판별하고(F111), 반복 신호뿐만 아니라 기준 펄스 RP 마저 존재하지 아니하면, 그 라인에 디코드할 데이타 DT 가 실려있지 않은 것으로서 종료한다(F112). 기준 펄스 RP 가 있으면, 그 라인에는 비디오 ID 가 중첩되어 있을 가능성이 있다고 판단하고(F113), 이어서 데이타 DT 기간에 있어서, 불필요한 고주파성분이 있는지의 여부를 판별한다(F114).
만약 불필요한 고주파 성분이 검출된 경우에는, 노이즈 펄스 등이 착오로 기준 펄스로서 검출되었거나, 또는 다른 신호라고 간주하여, 디코드 해야할 데이타 DT 가 그 라인에 실려있지 않은 것으로 하여 종료한다(F115).
불필요한 고주파 성분이 없는 경우에는, 패리티나 CRC 체크를 실행한 후 (FlO8), 정확한 데이타 DT 라고 인식하여 그 데이타 DT 에 기초해서 소정의 처리를 실행한다(F109).
이상과 같이 데이타 복조 장치로서 중첩 데이타를 소정의 샘플링 주파수로 모두 함께 샘플링하여 적재하고, 그 적재한 데이타 및 라인 번호로부터 데이타 내용을 판별하여 처리하는 것으로, 동시에 복수 종류의 데이타 복조를 실행할 수 있다. 물론 필요한 데이타만을 복조하도록 선택하는 경우는 마이크로컴퓨터(23)의 소프트웨어 상의 파라미터 변경만으로 대응할 수 있다.
또한, 복수 종별의 신호에 대응하는 데이타 복조 장치의 실시예로서, 제 8 도의 구성도 고려된다. 이러한 제 8 도는 캡션 신호의 디코드 및 비디오 ID 의 디코드를 가능하게 한 예이고, 필터(2), 동기 분리 회로(3), 2 진화 회로(4), 라인 카운터(6)를 공용하고, 그밖에 것은 각각 전용으로 회로 시스템을 갖도록 한 것이다.
특히 라인 디코더(7a, 7b)는 각각 라인 신호 추출 펄스의 발생 라인이 캡션신호용(2l 라인) 및 비디오 ID 용 (2O 라인)에 고정되어 있고, 또한, 라인내 카운터/디코더(8a, 8b)로부터 출력되는 데이타 신호 추출 펄스, 기준 신호 추출 펄스의 출력 타이밍도 동일하게 각 신호 포맷에 따라 고정되어 있다.
따라서, 게이트(5a)로부터 21 라인의 데이타가 레지스터(12a)에 공급되고 또한 레지스터(12a)에는 게이트(1Oa)를 거쳐 21 라인의 클록 기준 신호 CR 에 동기한 데이타 추출 클록이 공급되기 때문에, 캡션 데이타 DT 가 저장된다.
또한, 게이트(5b)로부터 2O 라인의 데이타가 레지스터(12b)에 공급되고, 또한 레지스터(12b)에는 게이트(1Ob)를 거쳐 20 라인의 데이타 기간에 Fsc/4 (단 Fsc : 서브 캐리어 주파수)의 데이타 추출 클록이 공급되기 때문에, 비디오 ID 로서의 데이타 DT 가 저장된다.
[발명의 효과]
이상, 제 1, 제 2 실시예로서 예를들어 설명한 바와 같이, 본 발명의 데이타 복조 장치는 복수 종류의 중첩 데이타에 대해서 대응해서 디코드 처리를 할수 있기 때문에, 회로 규모의 대폭적인 삭감이나, 제조기기의 발송지(판매지)에 따라 탑재하는 데이타 복조 장치를 다른 회로 구성의 것으로 변경할 필요도 없고, 회로의 공통화, 표준화가 실현되는 효과가 있고, 또한 이들의 사실로서 제조 비용의 대폭적인 저감이 가능하게 되는 효과도 있다.

Claims (9)

  1. 영상 신호의 수직 블랭킹 기간(vertical blanking period)의 소정 위치들에 중첩(superimpose)되어 있는 복수 포맷들의 데이타를 선택적으로 또는 동시에 복조하는 데이타 복조 장치에 있어서: 복합 영상 신호의 수직 동기 신호 및 수평 동기 신호로부터 수직 블랭킹 기간의 라인 수 및 라인내 위치를 판별하여, 라인 신호 추출 펄스, 데이타 신호 추출 펄스 및 기준 신호 추출 펄스를 발생하는 추출 펄스 발생 수단; 영상 신호를 2진 신호로 변환하는 2진화 회로 수단; 라인 신호 추출 펄스 및 기준 신호 추출 펄스에 기초해서 영상 신호로부터 추출된 클록 기준 신호와 동기하여 데이타 추출 클록 신호를 생성하는 PLL 회로 수단; 라인 신호 추출 펄스 및 데이타 신호 추출 펄스에 웅답하여 데이타 추출 클록 신호 및 2 진화 신호가 공급되고, 데이타 추출 클록 신호에 따라 2 진화 신호로 부터 데이타 신호를 저장하는 기억 수단; 및 상기 추출 펄스 발생 수단에 있어서 라인 신호 추출 펄스, 데이타 신호 추출 펄스 및 기준 신호 추출 펄스를 발생하는 복수의 기간들을 지정할 수 있으며, 또한 상기 PLL 회로 수단에 있어서 복수의 분주비들을 지정할 수 있는 제어 수단을 구비하는, 데이타 복조 장치.
  2. 제1항에 있어서, 상기 추출 펄스 발생 수단은: 영상 신호를 수직 동기 신호 및 수평 동기 신호로 분리하는 동기 분리 수단; 수평 동기 신호에 기초하여 라인내 데이타 신호 추출 펄스 및 기준 신호 추출 펄스를 발생하는 제 1 펄스 발생 수단; 및 수직 및 수평 동기 신호들에 기초하여 라인 신호 추출 펄스를 발생하는 제 2 펄스 발생 수단을 구비하는, 데이타 복조 장치.
  3. 영상 신호의 수직 블랭킹 기간의 복수 포맷들 중 한 포맷으로 각각 중첩된 복수 데이타를 복조하는 데이타 복조 장치에 있어서: 복합 영상 신호의 수직 동기 신호 및 수평 동기 신호로부터 수직 블랭킹 기간의 라인 수 및 라인내 위치를 판별하여, 라인 신호 추출 펄스, 데이타 신호 추출 펄스 및 기준 신호 추출 펄스를 발생하는 추출 펄스 발생 수단으로서, 상기 라인 신호 추출 펄스는 상기 영상 신호의 수평 라인에 대응하는, 상기 추출 펄스 발생 수단; 영상 신호를 2진 데이타 신호를 포함하는 2진 신호로 변환하는 2 진화 회로 수단; 상기 라인 신호 추출 펄스 및 상기 기준 신호 추출 펄스의 함수로서 상기 2진 신호로부터 클록 기준 신호를 추출하는 수단; 발진 주파수(oscillation frequency)를 가지며, 상기 클록 기준 신호에 동기하여 데이타 추출 클록 신호를 생성하는 가변 주파수 PLL 수단; 상기 2진화 회로 수단에 결합되어, 상기 데이타 추출 클록 신호 및 상기 라인 신호 추출 펄스에 응답하여 상기 2진 데이타 신호를 저장하는 기억 수단; 및 상기 추출 펄스 발생 수단 및 상기 가변 주파수 PLL 수단에 결합되어, 상기 라인 신호 추출 펄스, 상기 데이타 신호 추출 펄스 및 상기 기준 신호 추출 펄스 각각의 각 파라미터를 제어하고, 상기 가변 주파수 PLL 수단의 상기 발진 주파수를 제어하는 제어 수단을 구비하는 데이타 복조 장치.
  4. 제3항에 있어서, 상기 제어 수단은 상기 라인 신호 추출 펄스가 상기 영상 신호의 소정의 수평 라인에 대응하도록 상기 라인 신호 추출 펄스의 라인내 위치를 제어하는, 데이타 복조 장치.
  5. 제4항에 있어서, 상기 제어 수단은 상기 데이타 신호 추출 펄스 및 상기 기준 신호 추출 펄스 각각의 각 라인내 위치를 제어하는, 데이타 복조 장치.
  6. 제5항에 있어서, 상기 제어 수단은 상기 데이타 신호 추출 펄스 및 상기 기준 신호 추출 펄스 각각의 각 펄스 기간을 제어하는, 데이타 복조 장치.
  7. 제6항에 있어서, 상기 제어 수단은 상기 복수의 포맷들에 대응하는 복수의 소정 파라미터 값들을 저장하는 수단을 포함하며, 각각의 파라미터 값들은 상기 라인 신호 추출 펄스, 상기 데이타 신호 추출 펄스, 상기 기준 신호 추출 펄스 및 상기 발진 주파수 중 적어도 하나의 각 파라미터에 대응하는, 데이타 복조 장치.
  8. 제7항에 있어서, 상기 복수 데이타 각각은 3개 이상의 포맷들 중 한 포맷으로 중첩되며, 각각의 데이타는 선택적으로 복조되는, 데이타 복조 장치.
  9. 제7항에 있어서, 상기 복수 데이타 각각은 3개 이상의 포맷들 중 한 포맷으로 중첩되며, 상기 데이타 모두는 동시에 복조되는, 데이타 복조 장치.
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