KR100287194B1 - Power semiconductor device - Google Patents

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Abstract

PURPOSE: A semiconductor device for power is provided to increase a switching speed of a semiconductor device for power by improving a structure of the semiconductor device for power. CONSTITUTION: An n- epitaxial layer(55) of low density is formed on an upper portion of a semiconductor layer(50). A gate including gate electrodes(59) and a gate oxide layer(57) is formed on the n- epitaxial layer(55). A p- well region(61) and a p+ well region are formed under a surface of the n- epitaxial layer(55) between the gate electrodes(59). An n+ source region(67) is formed under surfaces of the p- well region(61) and the p+ well region. The first electrode(71) is connected electrically with the p+ region(65) between the n+ source regions(67) and a part of the n+ source region(67). A junction portion between the n+ source region(67) and the p- well region(61) is overlapped with a junction portion between the p- well region(61) and the n- epitaxial layer(55).

Description

전력용 반도체 소자{Power semiconductor device}Power semiconductor device

본 발명은 전력용 반도체 소자에 관한 것으로, 특히 스위칭 속도를 향상시키는 전력용 반도체 소자에 관한 것이다.The present invention relates to a power semiconductor device, and more particularly to a power semiconductor device for improving the switching speed.

전력용 반도체 소자는 도통 시간을 가변함으로써 원하는 출력을 얻는 소자로서 다이오드, 다이리스터(Thyristor), 양극성 접합 트랜지스터(BJT),모스펫(MOSFET), 절연 게이트 양극성 트랜지스터(IGBT;Insulated Gate Bipolar Transistor), 및 정전 유도 트랜지스터(SIT;Static Induction Transistor)등이 있다.The power semiconductor device obtains a desired output by varying the conduction time, and is a diode, a thyristor, a bipolar junction transistor (BJT), a MOSFET, an insulated gate bipolar transistor (IGBT), and A static induction transistor (SIT).

전력용 반도체 소자를 구비한 셋이 소형화, 고효율화, 및 고신뢰성화하기 위해서는 고속의 스위칭 특성을 가진 전력용 반도체 소자가 요구되고 있다.In order to reduce the size, efficiency, and reliability of a set including a power semiconductor device, a power semiconductor device having a high speed switching characteristic is required.

상기 절연 게이트 양극성 트랜지스터(IGBT)는 게이트 전극에 공급하는 전압의 극성을 변화시켜 스위칭을 제어하는 전력용 반도체 소자로서 상기 모스펫(MOSFET)의 고속 스위칭 특성과 상기 양극성 접합 트랜지스터(BJT)의 대전력 특성을 겸비한다.The insulated gate bipolar transistor (IGBT) is a power semiconductor device that controls switching by changing a polarity of a voltage supplied to a gate electrode. Combines

도 1은 종래 기술에 의한 전력용 반도체 소자의 레이아웃도이다.1 is a layout diagram of a power semiconductor device according to the prior art.

도면 참조 번호 11은 게이트 전극을 형성하기 위한 마스크 패턴을, 12는 p_웰영역을 형성하기 위한 마스크 패턴을, 그리고 13은 상기 p_웰영역을 형성하기 위한 마스크 패턴(12)에 형성된 홀을 각각 나타낸다.Drawing reference number 11 is a mask pattern for forming the gate electrode, 12 is a p _ a mask pattern for forming the well region, and 13 is a hole formed in the mask pattern 12 for forming the p _ well region Represent each.

상기 도 1을 참조하면, 상기 p_웰영역을 형성하기 위한 마스크 패턴(12)은 세로로 길게 연장된 형태로서 서로 소정 간격 이격되어 배치되어 있고, 상기 게이트 전극을 형성하기 위한 마스크 패턴(11)은 상기 p_웰영역을 형성하기 위한 마스크 패턴(12)의 가장자리와 중첩되면서 상기 p_웰영역을 형성하기 위한 마스크 패턴(12)들 사이를 포함한다.Referring to FIG. 1, the mask pattern 12 for forming the p _ well region is formed to extend vertically and is spaced apart from each other by a predetermined interval, and the mask pattern 11 for forming the gate electrode is formed. includes among the mask pattern 12 for forming the p-well region _ while overlapping the edges of the mask pattern 12 for forming the p-well region _.

다시말해서, 상기 게이트 전극을 형성하기 위한 마스크 패턴(11)에는 상기 p_웰영역을 형성하기 위한 마스크 패턴(12) 내부를 관통하는 홀(13)들이 형성되어 있는데 상기 홀(13)들은 굵은 실선 및 그 내부를 나타낸다.In other words, the hole 13 passing through the mask pattern 12 for forming the p _ well region, the mask pattern 11 for forming the gate electrode there are formed said holes (13) are thick solid line And the interior thereof.

도 2는 상기 도 1의 2-2'선을 자른 단면도이다.FIG. 2 is a cross-sectional view taken along line 2-2 'of FIG. 1.

상기 도 2를 참조하면, 전력용 반도체 소자, 특히 절연 게이트 양극성 트랜지스터(IGBT)를 나타낸다.Referring to FIG. 2, a power semiconductor device, in particular an insulated gate bipolar transistor (IGBT), is shown.

상기 절연 게이트 양극성 트랜지스터(IGBT)는 고농도의 제 1 도전형, 예컨대 p형인 p+콜렉터 영역(21) 상에 고농도의 제 2 도전형, 예컨대 n형인 n+버퍼층(23)이 형성되어 있고 상기 n+버퍼층(23)상에는 에피택셜(epitaxial) 성장에 의해 형성된 저농도의 n_애피택셜층(25)이 형성되어 있고 상기 n_애피택셜층(25) 상에는 게이트 전극(29)/게이트 산화막(27) 구조의 게이트가 형성되어 있다.The insulated gate bipolar transistor (IGBT) has a high concentration of a second conductivity type, for example, an n + buffer layer 23 formed on a high concentration of a first conductivity type, for example, a p + collector region 21. + buffer layer 23 is formed on the epitaxial (epitaxial) the low concentration of the n _ Ke pitaek formed by the growth layer 25 is formed and the n _ Ke pitaek layer 25 is formed on the gate electrode 29 / gate oxide film 27 The gate of the structure is formed.

상기 게이트 전극(29) 사이에 해당되는 상기 n_애피택셜층(25)의 표면 아래에는 불순물 이온 주입 및 열확산에 의해 형성된 저농도의 p_웰영역(31), 및 상기 p_웰영역(31)을 관통하면서 상기 n_애피택셜층(25)의 일부까지 연장된 고농도의 p+웰영역(33)이 있고, 상기 p_웰영역(31) 및 p+웰영역(33)의 표면 아래에는 n+소오스 영역(35)이 형성되어 있다.A low concentration of p _ well region 31 formed by impurity ion implantation and thermal diffusion under the surface of the n _ epitaxial layer 25 corresponding to the gate electrode 29, and the p _ well region 31. There is a high concentration of p + well region 33 extending through a portion of the n _ epitaxial layer 25 while penetrating through the surface of the p _ well region 31 and p + well region 33. + Source region 35 is formed.

상기 p+웰영역(33)은 상기 n+소오스 영역(35) 하부의 저항을 작게하여 래치업이 발생하지 않도록 하기 위한 것으로서 불순물 이온주입 및 열확산 공정에 의해 형성된다.The p + well region 33 is formed by impurity ion implantation and thermal diffusion to reduce latchup by reducing the resistance under the n + source region 35.

상기 n+소오스 영역(35)들 사이의 p+웰영역(33)과 상기 n+소오스 영역(35)의 일부는 에미터 전극(39)과 전기적으로 연결되고 상기 p+콜렉터 영역(21)은 콜렉터 전극(40)과 전기적으로 연결된다. 미설명된 도면 부호 37은 상기 에미터 전극(39)과 상기 게이트 전극(29)과의 전기적 절연을 위해 제공된 절연막이다.The n + source region 35 between the p + well region 33 and the n + portion of the source region 35 is electrically connected to the emitter electrode 39, the p + collector region 21 It is electrically connected to the collector electrode 40. Unexplained reference numeral 37 is an insulating film provided for electrical insulation between the emitter electrode 39 and the gate electrode 29.

상기에서 설명한 종래의 절연 게이트 양극성 트랜지스터(IGBT)는 게이트 전극(29)이 이웃하는 상기 p_웰영역(31)들과 그 사이의 n_애피택셜층(25) 상부에 형성되는데, 이는 상기 게이트 전극(29)과 컬렉터 전극(40) 사이의 커패시턴스(Cgc)를 크게하여 상기 절연 게이트 양극성 트랜지스터(IGBT)의 스위칭 속도를 늦어지게하는 문제점이 있다.Is formed on top a conventional insulated gate bipolar transistor (IGBT) is the p _-well region 31 and the n _ Ke pitaek layer (25) therebetween to the gate electrode 29 are adjacent the above-described, which is the gate The capacitance Cgc between the electrode 29 and the collector electrode 40 is increased to slow down the switching speed of the insulated gate bipolar transistor IGBT.

도 3은 절연 게이트 양극성 트랜지스터(IGBT)의 각 단자간 내부 커패시턴스을 나타낸다.3 shows the internal capacitance between each terminal of the insulated gate bipolar transistor (IGBT).

상기 도 3을 참조하면, 절연 게이트 양극성 트랜지스터(IGBT)의 내부 커패시턴스는 입력 커패시턴스(Cies), 출력 커패시턴스(Coes), 및 리버스 트랜스퍼 커패시턴스(Cres)로 구분된다.Referring to FIG. 3, the internal capacitance of the insulated gate bipolar transistor IGBT is divided into an input capacitance Cies, an output capacitance Coes, and a reverse transfer capacitance Cres.

상기 입력 커패시턴스(Cies)는 게이트와 컬렉터간 커패시턴스(Cgc)와 게이트와 에미터간 커패시턴스(Cge)의 합이고, 상기 출력 커패시턴스(Coes)는 게이트와 컬렉터간 커패시턴스(Cgc)와 컬렉터와 에미터간 커패시턴스(Cgc)의 합이고, 상기 리버스 트랜스퍼 커패시턴스(Cres)는 게이트와 컬렉터간 커패시턴스(Cgc)이다.The input capacitance Cies is the sum of the capacitance Cgc between the gate and the collector and the capacitance Cge between the gate and the emitter, and the output capacitance Coes is the capacitance Cgc between the gate and the collector and the capacitance between the collector and the emitter Is the sum of Cgc), and the reverse transfer capacitance Cres is the capacitance Cgc between the gate and the collector.

따라서 상기 게이트와 컬렉터간 커패시턴스(Cgc)는 입력 커패시턴스(Cies) 및 출력 커패시턴스(Coes)에도 포함되므로, 상기 절연 게이트 양극성 트랜지스터(IGBT)의 전체 커패시턴스를 작게하기 위한 가장 바람직한 방법은 상기 게이트와 컬렉터간 커패시턴스(Cgc)를 작게하는 것임을 알 수 있다.Therefore, since the gate-collector capacitance Cgc is also included in the input capacitance Cies and the output capacitance Coes, the most preferable method for reducing the total capacitance of the insulated gate bipolar transistor IGBT is between the gate and the collector. It can be seen that the capacitance Cgc is reduced.

본 발명이 이루고자 하는 기술적 과제는, 스위칭 속도를 향상시키는 전력용 반도체 소자를 제공하는데 있다.An object of the present invention is to provide a power semiconductor device for improving the switching speed.

본 발명이 이루고자 하는 다른 기술적 과제는, 상기 전력용 반도체 소자의 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing the power semiconductor device.

도 1은 종래 기술에 의한 전력용 반도체 소자의 레이아웃도이다.1 is a layout diagram of a power semiconductor device according to the prior art.

도 2는 상기 도 1의 2-2'선을 자른 단면도이다.FIG. 2 is a cross-sectional view taken along line 2-2 'of FIG. 1.

도 3은 절연 게이트 양극성 트랜지스터(IGBT)의 각 단자간 내부 커패시턴스을 나타낸다.3 shows the internal capacitance between each terminal of the insulated gate bipolar transistor (IGBT).

도 4는 본 발명에 의한 전력용 반도체 소자의 레이아웃도이다.4 is a layout diagram of a power semiconductor device according to the present invention.

도 5는 상기 도 4의 5-5'선을 자른 단면도이다.5 is a cross-sectional view taken along line 5-5 ′ of FIG. 4.

도 6 내지 도 10은 본 발명의 바람직한 실시예에 의한 전력용 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 상기 도 4의 5-5'선을 자른 단면도들이다.6 to 10 are cross-sectional views illustrating a method of manufacturing a power semiconductor device in accordance with a preferred embodiment of the present invention, which are taken along line 5-5 ′ of FIG.

상기 과제를 이루기 위한 전력용 반도체 소자는, 반도체층과, 상기 반도체층 상에서 저농도의 제 1 도전형 불순물이 도우프된 에피택셜층과, 상기 에피택셜층의 표면 하부에서 저농도의 제 2 도전형 불순물이 도우프되어 형성되되, 상호 일정 간격 이격되도록 형성된 복수개의 웰 영역들과, 상기 웰 영역 내에서 고농도의 제 1 도전형 불순물이 도우프된 소오스 영역들과, 상기 에피택셜층 위에 형성된 게이트 절연막, 및 상기 게이트 절연막 위에서, 상기 웰 영역들의 가장자리와 일부분 중첩되면서 상기 웰 영역들을 둘러싸도록 형성되되, 인접한 상기 웰 영역들 사이에서상기 에피택셜층 일부 표면을 노출시키는 개구부를 갖도록 형성된 게이트 전극을 구비하는 것을 특징으로 한다.A power semiconductor device for achieving the above object includes a semiconductor layer, an epitaxial layer doped with a low concentration of a first conductivity type impurity on the semiconductor layer, and a low concentration second conductivity type impurity under the surface of the epitaxial layer. A plurality of well regions doped and spaced apart from each other, source regions doped with a first conductivity type impurity at a high concentration in the well region, a gate insulating layer formed on the epitaxial layer, And a gate electrode formed on the gate insulating layer to surround the well regions while partially overlapping an edge of the well regions, and having an opening exposing a part of the epitaxial layer surface between adjacent well regions. It features.

상기 반도체 층은 고농도의 제 2 도전형 불순물이 도우프된 컬렉터 영역, 및 상기 컬렉터 영역 상에 고농도의 제 1 도전형 불순물이 도우프된 버퍼층으로 이루어진 것이 바람직하다.The semiconductor layer may include a collector region doped with a high concentration of a second conductivity type impurity, and a buffer layer doped with a high concentration of a first conductivity type impurity on the collector region.

상기 반도체 층은 고농도의 제 2 도전형 불순물이 도우프된 드레인 영역인 것이 바람직하다.The semiconductor layer is preferably a drain region doped with a high concentration of a second conductivity type impurity.

또한 상기 전력용 반도체 소자는 상기 게이트 전극과 상기 웰 영역들 사이의 에피택셜층을 덮는 층간 절연막, 상기 층간 절연막에 의해 상기 게이트 전극과 전기적으로 절연되며 상기 소오스 영역들과 상기 웰 영역들을 전기적으로 연결하는 제 1 전극, 및 상기 반도체층을 전기적으로 연결하는 제 2 전극을 더 구비하는 것이 바람직하고, 이때 상기 웰영역들 사이의 에피택셜층 상부에 형성된 게이트 전극들 사이의 이격 거리가 클수록 상기 게이트 전극과 상기 제 2 전극 사이의 커패시턴스가 작아진다.The power semiconductor device may further include an interlayer insulating layer covering an epitaxial layer between the gate electrode and the well regions, and electrically insulating the gate electrode by the interlayer insulating layer, and electrically connecting the source regions and the well regions. And a second electrode electrically connecting the semiconductor layer to each other, wherein the distance between the gate electrodes formed on the epitaxial layer between the well regions is greater. And the capacitance between the second electrode is reduced.

또한 상기 전력용 반도체 소자는 상기 웰영역에서 상기 애피택셜층의 일부까지 연장되고 고농도의 제 2 도전형 불순물이 도우프된 래치업 방지용 불순물 영역을 더 구비하는 것이 바람직하다.In addition, the power semiconductor device may further include a latch-up prevention impurity region extending from the well region to a part of the epitaxial layer and doped with a high concentration of a second conductivity type impurity.

따라서 본 발명에 의한 전력용 반도체 소자 및 이의 제조 방법은 게이트 전극의 면적을 줄임으로써 게이트 전극 하부의 커패시턴스를 작게하여 전력용 반도체 소자의 스위칭 속도를 향상시킨다.Therefore, the power semiconductor device and the method of manufacturing the same according to the present invention reduce the capacitance of the lower portion of the gate electrode by reducing the area of the gate electrode to improve the switching speed of the power semiconductor device.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 의한 전력용 반도체 소자의 레이아웃도이다.4 is a layout diagram of a power semiconductor device according to the present invention.

도면 참조 번호 41은 게이트 전극을 형성하기 위한 마스크 패턴을, 42는 p_웰영역을 형성하기 위한 마스크 패턴, 43·44는 상기 p_웰영역을 형성하기 위한 마스크 패턴(42)에 형성된 제 1 및 제 2 홀을 각각 나타낸다.Drawing reference number 41 is a mask pattern for forming the gate electrode, 42 is a p _ a mask pattern for forming the well region, 43, and 44 are first formed on the mask pattern 42 for forming the p _ well region And a second hole, respectively.

상기 도 4를 참조하면, 상기 p_웰영역을 형성하기 위한 마스크 패턴(42)은 세로로 길게 연장된 형태로서 서로 소정 간격 이격되어 배치되어 있고, 상기 게이트 전극을 형성하기 위한 마스크 패턴(41)은 상기 p_웰영역을 형성하기 위한 마스크 패턴(42)의 가장자리와 중첩된다.Referring to FIG. 4, the mask pattern 42 for forming the p _ well region is formed to be elongated vertically and spaced apart from each other by a predetermined interval, and the mask pattern 41 for forming the gate electrode is formed. It is overlapped with the edge of the mask pattern 42 for forming the p-well region _.

상기 게이트 전극을 형성하기 위한 마스크 패턴(41)에는 굵은 실선 및 그 내부를 나타내는 제 1 홀(43)들 및 제 2 홀(44)들이 형성되어 있는데, 상기 제 1 홀(43)들은 상기 p_웰영역을 형성하기 위한 마스크 패턴(42) 내부를 관통한다.In the mask pattern 41 for forming the gate electrode, a thick solid line and first holes 43 and second holes 44 representing the inside thereof are formed, and the first holes 43 are formed in the p _. It penetrates inside the mask pattern 42 for forming the well region.

상기 제 2 홀(44)들은 상기 제 1 홀(43)들 사이에 형성되는데, 이는 상기 제 1 홀(43)들 사이에서 게이트 전극을 이격시키기 위한 것이다.The second holes 44 are formed between the first holes 43 to space the gate electrode between the first holes 43.

도 5는 상기 도 4의 5-5'선을 자른 단면도이다.5 is a cross-sectional view taken along line 5-5 ′ of FIG. 4.

도면 참조 번호 50은 반도체층을, 51은 p_콜렉터 영역을, 53은 n+버퍼층을,55는 n_에피택셜층을, 57은 게이트 산화막을, 59는 게이트 전극을, 61은 p_웰 영역을, 65는 p+웰 영역을, 67은 n+소오스 영역을, 69는 절연막을, 71은 제 1 전극을, 그리고 73은 제 2 전극을 각각 나타낸다.Drawing reference numeral 50 is a semiconductor layer, 51 is a p _ a collector region, 53 n + buffer layer a, 55 n _ an epitaxial layer, 57 is a gate oxide film, 59 is a gate electrode, 61 is a p _ well 65 denotes a p + well region, 67 denotes an n + source region, 69 denotes an insulating film, 71 denotes a first electrode, and 73 denotes a second electrode.

도 5는 상기 도 4의 5-5'선을 자른 단면도이다.5 is a cross-sectional view taken along line 5-5 ′ of FIG. 4.

상기 도 5를 참조하면, 반도체층(50)상에 에피택셜(epitaxial) 성장에 의해 형성된 저농도의 제 1 도전형, 예컨대 n형(n_)인 n_에피택셜층(55)이 형성되어 있고 상기 n_에피택셜층(55) 상에는 게이트 전극(59)/게이트 산화막(57) 구조의 게이트들이 형성되어 있다.Referring to FIG. 5, on the semiconductor layer 50 is epitaxially (epitaxial) with a low concentration are formed by growing a first conductivity type, e.g., n-type (n _) of n _ epitaxial layer 55 is formed, and Gates of the structure of the gate electrode 59 / gate oxide layer 57 are formed on the n _ epitaxial layer 55.

상기 게이트 전극(59)들 사이에 해당되는 상기 n_에피택셜층(55)의 표면 아래에는 저농도의 제 2 도전형, 예턴대 p형(p_)인 p_웰영역(61), 및 상기 p_웰영역(61)을 관통하면서 상기 n_에피택셜층(55)의 일부까지 연장된 고농도의 p+웰영역(63)이 있고, 상기 p_웰영역(61) 및 p+웰영역(63)의 표면 아래에는 n+소오스 영역(67)이 형성되어 있다.The gate electrode 59, the applicable among n _ below the surface of the epitaxial layer (55) has a second conductivity type at a low concentration, for teondae p-type (p _) of p _ well region 61, and the There is a high concentration of p + well region 63 penetrating through the p _ well region 61 to a part of the n _ epitaxial layer 55, and the p _ well region 61 and p + well region ( Under the surface of 63, n + source region 67 is formed.

상기 p+웰영역(65)은 상기 n+소오스 영역(67) 하부의 저항을 작게하여 래치업이 발생하지 않도록 하기 위한 것으로서 불순물 이온주입 및 열확산 공정에 의해 형성된다.The p + well region 65 is formed by impurity ion implantation and thermal diffusion to reduce latchup by reducing the resistance under the n + source region 67.

상기 n+소오스 영역(67)들 사이의 p+웰영역(65)과 상기 n+소오스 영역(67)의 일부는 제 1 전극(71)과 전기적으로 연결된다.The n + source region 67, a part of the p + well region 65 and the n + source region (67) between are electrically connected to the first electrode (71).

상기 게이트 전극(59)을 상세히 살펴보면, 상기 n+소오스 영역(67)과 상기 p_웰 영역(61)의 졍션부분, 및 상기 p_웰 영역(61)과 상기 n_애피택셜층(55)의 졍션부분을 중첩(overlap)한다. 특히 상기 n_애피택셜층(55) 상부에서는 서로 소정 간격 이격됨으로써 상기 게이트 전극(59)의 면적이 작아지는데, 이는 상기 게이트 전극(59)하부의 커패시턴스(C)를 감소시켜서 상기 전력용 반도체 소자의 스위칭 속도를 증가시키기 위한 것이다. 이때 상기 게이트 전극(59)들 사이의 이격 거리가 클수록 상기 커패시턴스(C)는 더욱 작아진다.Looking at the gate electrode 59 in detail, a section of the n + source region 67 and the p _ well region 61, and the p _ well region 61 and the n _ epitaxial layer 55 is described. Overlap the section of the. In particular, the area of the gate electrode 59 is reduced by being spaced apart from each other by a predetermined interval on the n _ epitaxial layer 55, which reduces the capacitance C of the lower portion of the gate electrode 59, thereby reducing the capacitance. Is to increase the switching speed. In this case, the larger the separation distance between the gate electrodes 59, the smaller the capacitance C becomes.

상기와 같은 구조의 게이트 전극(59)은 절연 게이트 양극성 트랜지스터(IGBT), 모스펫(MOSFET)등의 전력용 반도체 소자에 적용될 수 있다.The gate electrode 59 having the above structure may be applied to a power semiconductor device such as an insulated gate bipolar transistor (IGBT), a MOSFET, or the like.

상기와 같은 구조의 게이트 전극(59)을 적용하여 절연 게이트 양극성 트랜지스터(IGBT)를 형성할 경우, 상기 반도체층(50)은 고농도의 제 2 도전형 불순물, 예컨대 p+가 도우프된 콜렉터 영역(51) 및 상기 콜렉터 영역(51) 상에 고농도의 제 1 도전형 불순물, 예턴대 n+가 도우프된 버퍼층(53)으로 이루어지고 이때 상기 콜렉터 영역(51)은 제 2 전극(73)과 전기적으로 연결된다.When the insulating gate bipolar transistor (IGBT) is formed by applying the gate electrode 59 having the above structure, the semiconductor layer 50 may have a high concentration of a second conductivity type impurity, eg, a collector region doped with p +. 51 and a buffer layer 53 doped with a high concentration of a first conductivity type impurity, eg n + , on the collector region 51, wherein the collector region 51 is electrically connected to the second electrode 73. Is connected.

또한 모스펫(MOSFET)을 형성할 경우, 상기 반도체층(50)은 고농도의 제 2 도전형 불순물이 도우프된 드레인 영역(도시하지 않음)으로 이루어진다.In addition, when forming a MOSFET, the semiconductor layer 50 includes a drain region (not shown) doped with a high concentration of a second conductivity type impurity.

미설명된 도면 부호 69는 상기 제 1 전극(71)과 상기 게이트 전극(59)과의 전기적 절연을 위해 제공된 절연막이다.Unexplained reference numeral 69 is an insulating film provided for electrical insulation between the first electrode 71 and the gate electrode 59.

도 6 내지 도 10은 본 발명의 바람직한 실시예에 의한 전력용 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 상기 도 4의 5-5'선을 자른 단면도들이다.6 to 10 are cross-sectional views illustrating a method of manufacturing a power semiconductor device in accordance with a preferred embodiment of the present invention, which are taken along line 5-5 ′ of FIG.

상기 도 6을 참조하면, 고농도의 제 2 도전형 불순물, 예컨대 p+가 도우프된 p+콜렉터 영역(51) 상에 에피택셜 방법을 이용하여 제 1 도전형의 불순물, 예컨대 인(P)이 도우프된 고농도의 n+버퍼층(53) 및 저농도의 n_에피택셜층(55)을 차례로 형성한다.Referring to FIG. 6, on the p + collector region 51 doped with a high concentration of a second conductivity type impurity, such as p + , an impurity of the first conductivity type, such as phosphorus (P), may be formed using an epitaxial method. The doped high concentration n + buffer layer 53 and low concentration n _ epitaxial layer 55 are sequentially formed.

이어서 상기 n_에피택셜층(55) 상에 산화막을 성장시킨 후, 상기 산화막 상에 도전 물질, 예컨대 불순물이 도우프된 폴리실리콘막을 형성하고, 사진 식각 공정, 즉 게이트 전극을 형성하기 위한 마스크 패턴(도 4의 41)을 이용하여 상기 폴리실리콘막과 산화막을 패터닝함으로써 게이트 전극(59)/게이트 산화막(57) 구조의 게이트를 형성한다.Then a mask pattern for forming the n _ epitaxial layer 55, after growing an oxide film on, the material conductive on said oxide film, for example a dough loop polysilicon film is formed, and a photolithography process impurity, that is the gate electrode The polysilicon film and the oxide film are patterned using (41 in Fig. 4) to form a gate of the gate electrode 59 / gate oxide film 57 structure.

이때 상기 게이트 전극(59)들 사이에는 상기 n_에피택셜층(55)을 노출시키는 제 1 개구부(60a)와 제 2 개구부(60b)가 형성되는데, 상기 제 1 개구부(60a)는 게이트 전극을 형성하기 위한 마스크 패턴(도 4의 41)의 제 1 홀(도 4의 43)에 의해 상기 폴리실리콘막/산화막이 식각된 것으로서 상기 제 1 개구부(60a)에 의해 노출된 n_에피택셜층(55)에는 이후 공정에서 p_웰영역이 형성된다.At this time, between the gate electrode 59 is formed a first opening (60a) and the second opening (60b) exposing the n _ epitaxial layer 55, the first opening (60a) is a gate electrode by a first hole (43 in Fig. 4) of the mask pattern (41 in Fig. 4) for forming as the above polysilicon film / oxide film is etched with n _ epitaxial exposed through the first opening (60a) layer ( 55) are formed in p-well region in a later process _.

상기 제 2 개구부(60b)는 상기 게이트 전극을 형성하기 위한 마스크 패턴(도 4의 41)의 제 2 홀(도 4의 44)에 의해 상기 폴리실리콘막/산화막이 식각된 것이다.The polysilicon film / oxide film is etched by the second hole (44 in FIG. 4) of the mask pattern (41 in FIG. 4) to form the gate electrode.

상기와 같이 제 2 개구부(60b)를 형성하여 상기 게이트 전극(59)을 이격시키는 이유는, 상기 게이트 전극(59)의 면적을 줄임으로써 상기 게이트 전극(59)과 이후 공정에서 형성될 제 2 전극간의 커패시턴스(C)를 감소시키기 위한 것이다.The reason for forming the second opening 60b to separate the gate electrode 59 as described above is to reduce the area of the gate electrode 59 to form the second electrode 60b and the second electrode to be formed in a subsequent process. This is to reduce the capacitance (C) of the liver.

이때 상기 게이트 전극(59)들 사이의 이격 거리가 클수록 상기 커패시턴스(C)는 더욱 작아진다.In this case, the larger the separation distance between the gate electrodes 59, the smaller the capacitance C becomes.

상기 도 7을 참조하면, p_웰영역을 형성하기 위한 마스크 패턴(도 4의 42)을 이용하여 상기 제 2 개구부(60b)를 제외한 상기 제 1 개구부(60a)를 통해 제 2도전형, 예컨대 보론(B)과 같은 P형의 불순물을 저농도로 주입한 후, 소정 온도로 열처리하여 상기 불순물들을 확산시킴으로써 상기 n_에피택셜층(55)에 p_웰영역(61)을 형성한다.Referring to FIG. 7, a second conductive type, for example, may be formed through the first opening 60a except for the second opening 60b by using a mask pattern (42 in FIG. 4) for forming a p _ well region. after implanting P-type impurities such as boron (B) at a low concentration, by diffusing said impurities by heating to a predetermined temperature to form a p-well region _ 61 _ the n epitaxial layer 55.

상기 도 8을 참조하면, 상기 제 2 개구부(60b)에 P형의 불순물을 고농도로 주입하여 상기 p_웰영역(61)의 소정 깊이에 p+불순물층(62)을 형성한다.Referring to FIG. 8, to form a p + impurity layer 62 to a predetermined depth of the p _ well region 61 and the second opening (60b) implanting an impurity of P-type at a high concentration.

이어서 상기 p+불순물층(62)이 형성된 결과물 상에 절연막, 예컨대 질화막을증착한 후 n+소오스층이 형성될 부분에 개구부를 갖도록 패터닝함으로써 절연막 패턴(63)을 형성하고, 상기 절연막 패턴(63)을 마스크로 사용하여 상기 p-웰영역(61)에 n형의 불순물 이온을 고농도로 주입하여 n+소오스층(64)을 형성한다.Subsequently, an insulating film, for example, a nitride film is deposited on the resultant material on which the p + impurity layer 62 is formed, and then patterned to have an opening in a portion where the n + source layer is to be formed, thereby forming the insulating film pattern 63, and the insulating film pattern 63 Is used as a mask to implant n-type impurity ions into the p - well region 61 at a high concentration to form an n + source layer 64.

이때 상기 n형의 불순물 이온을 주입할 때 주입 에너지를 적절히 조절하여 상기 n+소오스층(64)이 상기 p+불순물층(62)과 상기 p-웰영역(61)의 표면 사이에 위치하도록한다.In this case, when implanting the n-type impurity ions, the implantation energy is appropriately adjusted so that the n + source layer 64 is positioned between the p + impurity layer 62 and the surface of the p − well region 61. .

도 9를 참조하면, 상기 절연막 패턴(63)을 제거하고 상기 결과물을 소정의 온도에서 열처리함으로써 상기 n+소오스층(64) 및 상기 p+불순물층(62)의 불순물 이온들이 확산되어 각각 n+소오스 영역(67) 및 p+웰영역(65)을 형성한다.Referring to FIG. 9, by removing the insulating layer pattern 63 and heat-treating the resultant at a predetermined temperature, impurity ions of the n + source layer 64 and the p + impurity layer 62 are diffused, and n + , respectively. The source region 67 and the p + well region 65 are formed.

이때 상기 n+소오스층(64) 및 상기 p+불순물층(62)의 불순물 이온의 농도의 차이 확산 속도의 차이에 의해 상기 n+소오스 영역(67)은 상기 p-웰영역(61)의 표면 아래에 얕게 형성되고 상기 p+웰영역(65)은 상기 p-웰영역(61)을 관통하여 상기 n_에피택셜층(55)의 일부까지 연장되도록 형성한다.The surface of the well region (61) - At this time, the n + source layer 64 and the p + impurity layer 62 dopant ions said by the difference in the difference diffusion rate of the concentration of the n + source region 67 is a p of is formed shallower beneath the p + well region 65 is the p - is formed so as to extend to a portion of the n _ epitaxial layer (55) through the well region (61).

또한 상기 게이트 전극(59)은 상기 p-웰영역(61)과 상기 n+소오스 영역(67)의 졍션(junction) 부분, 및 상기 p-웰영역(61)과 상기 n_에피택셜층(55)의 졍션부분이 포함되도록 상기 n+소오스 영역(67), p-웰영역(61), n_에피택셜층(55)의 일부를 중첩(overlap)한다.In addition, the gate electrode 59 is a junction portion of the p − well region 61 and the n + source region 67, and the p − well region 61 and the n _ epitaxial layer 55. A portion of the n + source region 67, the p − well region 61, and the n _ epitaxial layer 55 are overlapped so as to include a section portion of the N 소).

도 10을 참조하면,상기 결과물 상에 절연막(69), PSG(Phosphorous Silicate Glass)와 같은 유동성 산화물을 증착한 후 열처리하여 리플로우시킨다. 상기 n+소오스영역(67)의 일부 및 상기 n+소오스영역(67)들 사이의 p+웰영역(65)을 노출시키는 콘택홀이 형성되도록 상기 절연막(69)을 패터닝한다.Referring to FIG. 10, a flowable oxide such as an insulating film 69 and a phosphorous silica glass (PSG) is deposited on the resultant, and then reflowed by heat treatment. And patterning the insulating film 69. The contact hole for exposing a part and the p + well region 65 between the n + source region 67 of the n + source region 67 to be formed.

이어서 상기 콘택홀이 형성된 결과물 상에 도전 물질, 예컨대 알루미늄(Al)을 증착한 후 패터닝함으로써 상기 n+소오스영역(67) 및 상기 p+웰영역(65)의 일부와 전기적으로 연결된 제 1 전극(71)을 형성한다.Subsequently, a first electrode electrically connected to the n + source region 67 and a portion of the p + well region 65 by depositing and patterning a conductive material, such as aluminum (Al), on the resultant formed contact hole. 71).

상기 p+콜렉터 영역(51)이 위로 향하도록 상기 결과물을 거꾸로 한 후 상기 p+콜렉터 영역(51)상에 도전 물질을 증착하여 제 2 전극(73)을 형성한다.The resultant is inverted so that the p + collector region 51 faces upward, and then a conductive material is deposited on the p + collector region 51 to form a second electrode 73.

상기에서 설명된 본 발명에 의한 전력용 반도체 소자의 실시예는 절연 게이트 양극성 트랜지스터(IGBT)이다. 다른 실시예로서 모스펫(MOSFET)을 형성할 수 있는데, 상기 모스펫(MOSFET)은 상기 n_에피택셜층(55) 하부에 고농도의 제 2 도전형 불순물이 도우프된 드레인 영역(도시하지 않음)과 상기 드레인 영역을 전기적으로 연결하는 드레인 전극(도시하지 않음)을 구비한다.An embodiment of the power semiconductor device according to the present invention described above is an insulated gate bipolar transistor (IGBT). In other embodiments can form the MOSFET (MOSFET), said MOSFET (MOSFET) are the n _ epitaxial layer 55 is heavily doped of the second conductivity type impurity to the lower dough program a drain region (not shown) and A drain electrode (not shown) for electrically connecting the drain region is provided.

이상 본 발명의 실시예를 들어 상세히 설명하였으나 본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.Although the embodiments of the present invention have been described in detail, the present invention is not limited thereto, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.

이상, 설명된 바와 같이 본 발명에 의한 전력용 반도체 소자 및 이의 제조 방법은 게이트 전극의 면적을 줄임으로써 게이트 전극 하부의 커패시턴스를 작게하여 전력용 반도체 소자의 스위칭 속도를 향상시킨다.As described above, the power semiconductor device and the method of manufacturing the same according to the present invention reduce the capacitance of the lower portion of the gate electrode by reducing the area of the gate electrode to improve the switching speed of the power semiconductor device.

Claims (6)

반도체층;A semiconductor layer; 상기 반도체층 상에서 저농도의 제 1 도전형 불순물이 도우프된 에피택셜층;An epitaxial layer doped with a low concentration of a first conductivity type impurity on the semiconductor layer; 상기 애피택셜층의 표면 하부에서 저농도의 제 2 도전형 불순물이 도우프되어 형성되되, 상호 일정 간격 이격되도록 형성된 복수개의 웰 영역들;A plurality of well regions formed by doping low-concentration second conductivity type impurities under a surface of the epitaxial layer and spaced apart from each other by a predetermined interval; 상기 웰 영역 내에서 고농도의 제 1 도전형 불순물이 도우프된 소오스 영역들; 및Source regions doped with a high concentration of a first conductivity type impurity in the well region; And 상기 에피택셜층 위에 형성된 게이트 절연막; 및A gate insulating film formed on the epitaxial layer; And 상기 게이트 절연막 위에서, 상기 웰 영역들의 가장자리와 일부분 중첩되면서 상기 웰 영역들을 둘러싸도록 형성되되, 상기 웰 영역들 사이에서 상기 에피택셜층 일부 표면을 노출시키는 개구부를 갖도록 형성된 게이트 전극을 구비하는 것을 특징으로 하는 전력용 반도체 소자.And a gate electrode formed on the gate insulating layer to surround the well regions while partially overlapping the edges of the well regions, and having an opening exposing a part of the epitaxial layer surface between the well regions. A semiconductor device for power. 제 1 항에 있어서, 상기 반도체 층은The method of claim 1, wherein the semiconductor layer 고농도의 제 2 도전형 불순물이 도우프된 컬렉터 영역; 및A collector region doped with a high concentration of second conductivity type impurities; And 상기 컬렉터 영역 상에 고농도의 제 1 도전형 불순물이 도우프된 버퍼층으로 이루어진 것을 특징으로 하는 전력용 반도체 소자.A power semiconductor device comprising a buffer layer doped with a high concentration of a first conductivity type impurity on the collector region. 제 1 항에 있어서, 상기 반도체 층은The method of claim 1, wherein the semiconductor layer 고농도의 제 2 도전형 불순물이 도우프된 드레인 영역인 것을 특징으로 하는 전력용 반도체 소자.A power semiconductor device comprising a doped drain region having a high concentration of second conductivity type impurities. 제 1 항에 있어서, 상기 전력용 반도체 소자는The method of claim 1, wherein the power semiconductor device 상기 게이트 전극과 상기 웰 영역들 사이의 에피택셜층을 덮는 층간 절연막;An interlayer insulating layer covering an epitaxial layer between the gate electrode and the well regions; 상기 층간 절연막에 의해 상기 게이트 전극과 전기적으로 절연되며 상기 소오스 영역들과 상기 웰 영역들을 전기적으로 연결하는 제 1 전극; 및A first electrode electrically insulated from the gate electrode by the interlayer insulating layer and electrically connecting the source regions and the well regions; And 상기 반도체층을 전기적으로 연결하는 제 2 전극을 더 구비하는 것을 특징으로하는 전력용 반도체 소자.And a second electrode for electrically connecting the semiconductor layer. 제 4 항에 있어서, 상기 전력용 반도체 소자는The power semiconductor device of claim 4, wherein 상기 웰영역들 사이의 에피택셜층 상부에 형성된 게이트 전극들 사이의 이격 거리가 클수록 상기 게이트 전극과 상기 제 2 전극 사이의 커패시턴스가 작아지는 것을 특징으로하는 전력용 반도체 소자.And the capacitance between the gate electrode and the second electrode decreases as the distance between the gate electrodes formed on the epitaxial layer between the well regions increases. 제 1 항에 있어서, 상기 전력용 반도체 소자는The method of claim 1, wherein the power semiconductor device 상기 웰영역에서 상기 애피택셜층의 일부까지 연장되고 고농도의 제 2 도전형 불순물이 도우프된 래치업 방지용 불순물 영역을 더 구비하는 것을 특징으로하는 전력용 반도체 소자.And a latch-up impurity region extending from the well region to a part of the epitaxial layer and doped with a high concentration of a second conductivity type impurity.
KR1019970072027A 1997-12-22 1997-12-22 Power semiconductor device KR100287194B1 (en)

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