KR100341214B1 - High speed power UMOSFETs and method for fabricating the same - Google Patents
High speed power UMOSFETs and method for fabricating the sameInfo
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Abstract
본 발명은 트렌치 게이트로 폴리실리콘과 금속을 적층하여 형성하므로써 고속 동작이 가능하도록 한 전력 UMOSFET의 제조 방법에 관한 것으로서, 전력 UMOSFET 제조 방법에 있어서, 고농도 제1도전형의 실리콘기판에 저농도 제1도전형의 실리콘 에피층을 성장시키는 단계; 상기 에피층 상에 얇은 산화막을 성장시킨 후 몸체를 형성하기 위한 제2도전형 불순물을 이온주입하고 열처리하는 단계; 상기 산화막 위에 우물영역이 오픈된 질화막 패턴을 형성하고 고농도 제2도전형 불순물을 이온주입하고 노출된 부분의 상기 산화막을 성장시키면서 고온 열처리하여 우물을 형성하는 단계; 고농도의 제1도전형 불순물을 이온주입하여 소스 접합을 형성하는 단계; 상기 산화막을 제거하고 절연막을 형성한 후 게이트영역의 상기 절연막, 소스접합, 몸체 및 에피층의 일부를 건식 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내부에 게이트산화막을 형성한 후, 게이트 물질로서 도핑된 다결정실리콘과 금속을 적층하는 단계; 상기 다결정실리콘과 금속의 일부를 식각한 후, 그 위에 층간절연막을 증착하는 단계; 및 상기 층간절연막을 선택적으로 식각하여 상기 소스접합과 상기 금속에 각기 콘택되는 전극을 형성하고, 상기 실리콘기판 하단에 드레인을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method for manufacturing a power UMOSFET in which polysilicon and a metal are laminated with a trench gate to enable high speed operation. Growing a silicon epilayer of the type; Growing a thin oxide film on the epitaxial layer and ion implanting and heat treating a second conductive impurity for forming a body; Forming a well by forming a well pattern on which the well region is opened, implanting a high concentration second conductive impurity, and heat-treating the oxide film in the exposed portion to form a well; Ion implanting a high concentration of a first conductivity type impurity to form a source junction; Removing a portion of the oxide layer and forming an insulating layer, followed by dry etching a portion of the insulating layer, the source junction, the body, and the epi layer in the gate region to form a trench; Forming a gate oxide film in the trench and then stacking a metal and a doped polysilicon as a gate material; Etching a portion of the polysilicon and the metal, and then depositing an interlayer insulating film thereon; And selectively etching the interlayer insulating layer to form electrodes contacting the source junction and the metal, and forming a drain at the bottom of the silicon substrate.
Description
본 발명은 전력 트랜지스터, 특히 트렌치 타입 게이트를 갖는 U형(U shaped) MOSFET(metal oxide semiconductor field effect transistor)(이하 'UMOSFET'라 칭함)의 제조 방법에 관한 것으로서, 특히 트렌치내에 다결정 실리콘과 금속 물질을 적층하여 트렌치 게이트 전극을 형성함으로써 전기 신호의 전달 지연시간을 감소시켜 소자의 동작 속도를 증가시키도록 하는 전력 UMOSFET 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a power transistor, in particular a U shaped (MOS shaped) metal oxide semiconductor field effect transistor (hereinafter referred to as a UMOSFET) having a trench type gate, in particular polycrystalline silicon and metal materials in the trench. The present invention relates to a method for fabricating a power UMOSFET, in which a trench gate electrode is formed to form a trench gate electrode, thereby reducing a transmission delay time of an electrical signal, thereby increasing an operation speed of the device.
일반적으로 전력소자는 전력의 변환이나 제어를 하는 반도체 소자로서, 정류 다이오드, 전력 트랜지스터, 트라이액 등이 산업, 정보, 통신, 교통, 전력, 가정 등 각 분야에 다양하게 사용되고 있으며, 상기 전력소자는 고내압, 대전류화, 고속 고주파화가 진행되어 왔는데, 최근에는 MOSFET(metal oxide semiconductor field effect transistor), IGBT(insulated gate bipolar transistor), 전력 집적회로(IC)가 전력소자의 중심이 되었다.In general, a power device is a semiconductor device that converts or controls power, and rectification diodes, power transistors, and triacs are used in various fields such as industry, information, communication, transportation, power, and home, and the power device has a high breakdown voltage. In recent years, high current, high frequency, and high frequency have been advanced. In recent years, metal oxide semiconductor field effect transistors (MOSFETs), insulated gate bipolar transistors (IGBTs), and power integrated circuits (ICs) have become central to power devices.
이 중에서 특히 고속 스위칭이 가능하고, 구동회로의 손실이 적은 MOS 소자가 주목 받고 있으며, 상기 MOS 소자 중에서도 트렌치 기술을 이용한 UMOSFET는 여러 개를 병렬 연결하여 대전력을 쉽게 제어할 수 있는 장점이 있으므로, 소자의 동작 속도를 빠르게 하면서도 대전력을 흐르게 하기 위해 주로 단위 전력 UMOSFET를 병렬로 연결하여 사용하고 있다.Among them, MOS devices capable of high-speed switching and low loss of driving circuits are attracting attention, and among the MOS devices, UMOSFETs using trench technology have advantages in that large power can be easily controlled by parallel connection of several. The unit power UMOSFETs are connected in parallel in order to make the device operate at high speed while also driving high power.
상기 UMOSFET 소자는 트렌치 게이트 전극이 형성되는 부분과 소스/드레인 부분으로 구성되는데, 종래에는 이러한 UMOSFET 소자를 병렬로 연결하기 위해 상기 트렌치 게이트 전극은 그물 모양으로 형성하고 이 트렌치 게이트를 외부 단자와 연결하기 위해 필드 산화막 위에 있는 다결정 실리콘에 연결하는 방법을 사용하였다. 이 때, 상기 트렌치 게이트 전극은 실리콘을 식각하여 트렌치를 형성하고, 게이트 절연막을 성장시킨 후에 다결정실리콘을 채워넣고 불순물인 인(phosphorus) 또는 붕소(boron)을 주입함으로써 형성하였다.The UMOSFET device is composed of a portion where a trench gate electrode is formed and a source / drain portion. Conventionally, in order to connect the UMOSFET device in parallel, the trench gate electrode is formed in a net shape and the trench gate is connected to an external terminal. To do this, a method was used to connect polycrystalline silicon on the field oxide layer. At this time, the trench gate electrode was formed by etching silicon to form a trench, growing a gate insulating film, filling polycrystalline silicon, and injecting phosphorus or boron as impurities.
이러한 종래의 전력 UMOSFET의 구성을 도면을 참조하면 다음과 같다.Referring to the configuration of such a conventional power UMOSFET as follows.
도 1은 전력 UMOSFET의 대표적인 마스크에 대한 구성도로서, 도 1을 참조하면 UMOSFET의 마스크는 먼저, 고농도 불순물이 도입된 실리콘 기판 위에 저농도로 불순물이 도입된 에피층을 성장시킨 실리콘 기판에 p+형(n+형) 우물 마스크(33)을 사용하여 p+형(n+형) 우물을 형성한 다음 트렌치 게이트를 형성하기 위해 트렌치 마스크(31)에 의해 실리콘 기판을 폭 1~3㎛, 깊이 1∼6㎛로 식각하여 그물 모양의 트렌치를 형성하고 이 트렌치(31)에 게이트 산화막을 성장시켜 불순물이 도입된 다결정실리콘을 증착한 후 그 다결정실리콘을 다결정실리콘 마스크(32)로하여 패턴을 형성하며 상기 트렌치(31) 부분과 외부 단자와 연결하는 다결정실리콘부분을 남기고 식각한다. 그 결과, 전력 UMOSFET는 외부 단자와 연결하기 위한 다결정실리콘 패턴(32)과 좁고 깊게 파여진 트렌치(31)에 형성된 트렌치 게이트가 연결되게 된다. 그 후 트렌치 게이트 부분(31)과 p+형(n+형) 우물(33)을 제외한 부분에 n+(p+) 소스(5)를 형성하고 절연막을 형성한 후 접촉(contact) 마스크를 사용하여 접촉 부분을 식각한 다음 금속 배선(21,22)을 연결함으로써 소자가 제작된다.FIG. 1 is a schematic diagram of a representative mask of a power UMOSFET. Referring to FIG. 1, a mask of a UMOSFET is first formed of a p + type on a silicon substrate in which an epitaxial layer containing impurities is grown on a silicon substrate having a high concentration of impurities. n + type well mask 33 to form a p + type (n + type) well, and then the trench mask 31 is used to form a silicon substrate with a width of 1 to 3 μm and a depth of 1 to 6 μm. Etching forms a trench and forms a gate oxide film in the trench 31 to deposit polycrystalline silicon into which impurities are introduced, and then forms a pattern using the polysilicon as a polysilicon mask 32 to form a pattern. ) And the polysilicon part to be connected to the external terminal is etched away. As a result, the power UMOSFET has a polysilicon pattern 32 for connecting to an external terminal and a trench gate formed in the narrow and deeply trenched trench 31. After that, an n + (p +) source 5 is formed in the portions except for the trench gate portion 31 and the p + type (n + type) well 33, an insulating film is formed, and then the contact portion is formed using a contact mask. After etching, the device is fabricated by connecting the metal wires 21 and 22.
한편, 도 2는 종래의 전력 UMOSFET에 대한 단면도로서, 고농도 불순물이 도입된 실리콘 기판(1)위에 저농도로 불순물이 도입된 에피층(2)을 성장시킨 실리콘 기판에 p형(n형) 몸체(body)(3), p+형(n+형) 우물(4), n+형(p+형) 소스(5)를 형성시키고, 트렌치를 형성한 후 게이트 산화막(12) 및 게이트 다결정실리콘(14)을 형성한 다음 절연막(13)을 형성하고 접촉을 개방(open)한 후 금속을 증착하고 포토 마스크로 금속 패턴을 형성하여 금속을 식각하고 소스 금속 전극(21) 및 게이트 금속 전극(22)을 형성한 후, 기판 하단에 금속을 증착하여 드레인 전극을 형성함으로써 전력 UMOSFET를 제작하게 된다.On the other hand, Figure 2 is a cross-sectional view of a conventional power UMOSFET, a p-type (n-type) body (on a silicon substrate in which the epitaxial layer 2 in which impurities are introduced at a low concentration on the silicon substrate 1 in which high concentration impurities are introduced). body) (3), p + type (n + type) wells 4, n + type (p + type) source 5, a trench is formed, and then a gate oxide film 12 and a gate polycrystalline silicon 14 are formed. After the insulating film 13 is formed and the contact is opened, the metal is deposited, the metal pattern is formed using a photo mask to etch the metal, and the source metal electrode 21 and the gate metal electrode 22 are formed. A power UMOSFET is fabricated by depositing a metal at the bottom of the substrate to form a drain electrode.
도 2에서, 트렌치 게이트 다결정실리콘 전극(14)은 게이트 금속 전극에 이르기까지 저항이 높은 다결정실리콘 전극으로 연결되게 된다. 특히, 전력 UMOSFET는 대전력을 제어할 수 있도록 단위 UMOSFET를 병렬로 아주 많이 연결하기 때문에 다결정실리콘 금속 전극에서 먼 거리에 있는 단위 UMOSFET의 다결정실리콘 게이트 전극은 절연막 위에 있는 다결정실리콘과 금속까지 다결정실리콘의 큰 비저항 때문에 큰 저항이 생기게 됨으로써 외부 게이트 금속 단자에 인가된 신호가 단위 UMOSFET에 도달하는데 전달지연이 발생하게 되는 문제가 발생된다.In FIG. 2, the trench gate polysilicon electrode 14 is connected to a polysilicon electrode having a high resistance up to the gate metal electrode. In particular, since the power UMOSFET connects a large number of unit UMOSFETs in parallel to control large power, the polysilicon gate electrode of the unit UMOSFET, which is far from the polysilicon metal electrode, is used for the polysilicon to the polysilicon and the metal on the insulating film. Due to the large resistivity, a large resistance is generated, causing a delay in the transmission of the signal applied to the external gate metal terminal to the unit UMOSFET.
이러한 종래의 UMOSFET은 좁고 깊게 파인 트렌치에 다결정실리콘이 채워져 게이트 전극 역할을 하도록 구성되는데, 상기 다결정실리콘 트렌치 게이트는 비저항이 크고 외부 단자와 연결되는 곳 까지 거리가 멀기 때문에 외부에서 입력된 신호가 게이트에 전달되는데 시간이 많이 걸리게 된다. 따라서, 이러한 전달지연 시간에 의해 전력소자의 동작 속도가 제한되는 단점이 있다.The conventional UMOSFET is configured to serve as a gate electrode by filling polycrystalline silicon in a narrow and deep trench. Since the polysilicon trench gate has a large resistivity and a long distance to the external terminal, a signal input from an external source is applied to the gate. It will take a long time to deliver. Therefore, the operation speed of the power device is limited by this propagation delay time.
따라서, 본 발명에서는 상기와 같은 문제점을 해결하기 위해 트렌치 다결정 실리콘에 금속 물질을 적층하여 트렌치 게이트 전극을 형성함으로써, 트렌치 게이트 전극의 저항을 감소시키며 이러한 저항의 감소에 의해 전기 신호의 전달 지연 시간을 감소시켜 소자의 동작속도를 증가시키도록 한, 전력 트랜지스터 제조방법을 제공하고자 한다.Accordingly, in the present invention, in order to solve the above problems, a trench gate electrode is formed by stacking a metal material on the trench polycrystalline silicon, thereby reducing the resistance of the trench gate electrode and reducing the transmission delay time of the electrical signal by reducing the resistance. The present invention provides a method of manufacturing a power transistor, which is designed to reduce the speed of operation of a device.
도 1은 전력 UMOSFET의 대표적인 마스크에 대한 구성도,1 is a block diagram of a representative mask of a power UMOSFET;
도 2는 종래의 전력 UMOSFET의 단면도,2 is a cross-sectional view of a conventional power UMOSFET;
도 3a 내지 도 3i는 본 발명의 바람직한 실시예에 따른 전력 UMOSFET의 제조 방법에 대한 공정도.3A-3I are process diagrams for a method of manufacturing a power UMOSFET in accordance with a preferred embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1 : 고농도 n(p)형 기판 2 : 저농도 n(p)형 에피층1: High concentration n (p) type substrate 2: Low concentration n (p) type epi layer
3 : p형(n형) 몸체 4 : p+형(n+형) 우물3: p-type (n-type) body 4: p-type (n + type) well
5 : n+형(p+형) 소스 11 : 절연막5 n + type (p + type) source 11 insulating film
12 : 게이트 산화막 13 : 층간 절연막12 gate oxide film 13 interlayer insulating film
14 : 다결정실리콘 15 : 적층 금속14 polycrystalline silicon 15 laminated metal
16 : 산화막 17 : 질화막16 oxide film 17 nitride film
18 : 포토레지스터 21 : 소스 금속전극18: photoresist 21: source metal electrode
22: 게이트 금속전극 23 : p형(n형) 몸체 이온 주입22: gate metal electrode 23: p-type (n-type) body ion implantation
24 : p+형(n+형) 우물 이온 주입 25 : n+형(p+형) 소스 이온 주입24: p + type (n + type) well ion implantation 25: n + type (p + type) source ion implantation
31 : 트렌치 마스크 32 : 다결정실리콘 마스크31: trench mask 32: polysilicon mask
33 : p+형(n+형) 우물 마스크 34 : 접촉(contact) 마스크33: p + type (n + type) well mask 34: contact mask
상기 목적을 달성하기 위한 본 발명의 전력 트랜지스터(UMOSFET) 제조 방법은, 고농도 제1도전형의 실리콘기판에 저농도 제1도전형의 실리콘 에피층을 성장시키는 단계; 상기 에피층 상에 얇은 산화막을 성장시킨 후 몸체를 형성하기 위한 제2도전형 불순물을 이온주입하고 열처리하는 단계; 상기 산화막 위에 우물영역이 오픈된 질화막 패턴을 형성하고 고농도 제2도전형 불순물을 이온주입하고 노출된 부분의 상기 산화막을 성장시키면서 고온 열처리하여 우물을 형성하는 단계; 고농도의 제1도전형 불순물을 이온주입하여 소스 접합을 형성하는 단계; 상기 산화막을 제거하고 절연막을 형성한 후 게이트영역의 상기 절연막, 소스접합, 몸체 및 에피층의 일부를 건식 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내부에 게이트산화막을 형성한 후, 게이트 물질로서 도핑된 다결정실리콘과 금속을 적층하는 단계; 상기 다결정실리콘과 금속의 일부를 식각한 후, 그 위에 층간절연막을 증착하는 단계; 및 상기 층간절연막을 선택적으로 식각하여 상기 소스접합과 상기 금속에 각기 콘택되는 전극을 형성하고, 상기 실리콘기판 하단에 드레인을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.A method of manufacturing a power transistor (UMOSFET) of the present invention for achieving the above object comprises the steps of growing a silicon epi layer of a low concentration first conductivity type on a silicon substrate of a high concentration first conductivity type; Growing a thin oxide film on the epitaxial layer and ion implanting and heat treating a second conductive impurity for forming a body; Forming a well by forming a well pattern on which the well region is opened, implanting a high concentration second conductive impurity, and heat-treating the oxide film in the exposed portion to form a well; Ion implanting a high concentration of a first conductivity type impurity to form a source junction; Removing a portion of the oxide layer and forming an insulating layer, followed by dry etching a portion of the insulating layer, the source junction, the body, and the epi layer in the gate region to form a trench; Forming a gate oxide film in the trench and then stacking a metal and a doped polysilicon as a gate material; Etching a portion of the polysilicon and the metal, and then depositing an interlayer insulating film thereon; And selectively etching the interlayer insulating layer to form electrodes contacting the source junction and the metal, and forming a drain at the bottom of the silicon substrate.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도 3은 본 발명의 일 실시예에 따른 전력 UMOSFET의 제조 방법에 대한 공정도로서, 그 공정 별로 도 3a부터 도 3i까지 구분하여 나타내었는데, 이들을 참조하여 본 발명을 설명한다.3 is a process diagram of a method for manufacturing a power UMOSFET according to an embodiment of the present invention, which is shown separately from FIG. 3A to FIG. 3I for each process, and the present invention will be described with reference to them.
먼저, 도 3a에 도시한 바와 같이 n형(p형) 채널 전력 UMOSFET 소자를 제작하기 위하여 불순물 농도가 1017∼1020cm-3인 n형(p형) 고농도 실리콘기판(1)에1014∼1016cm-3인 n형(p형) 저농도 실리콘 에피층(2)을 성장키고 그 위에 p형(n형) 몸체를 형성하기 위하여 두께가 200∼600Å인 얇은 산화막(16)을 성장시킨 후 p형(n형) 불순물인 붕소(인, 비소) 이온주입(23)을 실시한다.First, as shown in Fig. 3a n-type (p-type) impurity concentration 10 to produce a channel power UMOSFET device 17 ~10 20 cm -3 of n-type (p-type) 10 14 high concentration silicon substrate (1) In order to grow an n-type (p-type) low-concentration silicon epitaxial layer 2 of ˜10 16 cm −3 and to form a p-type (n-type) body thereon, a thin oxide film 16 having a thickness of 200 to 600 Å was grown. Then, boron (phosphorus, arsenic) ion implantation 23, which is a p-type (n-type) impurity, is performed.
이어 도 3b에 도시된 바와 같이 도 3a에서 상기 에피층(2)에 주입된 불순물(붕소, 인, 비소)을 고온에서 열처리하여 1∼6 ㎛ 깊이의 p형(n형) 몸체(3)를 형성한다. 그 후, 상기 산화막(16) 위에 질화막(17)을 증착한 다음 우물 포토레지스터 패턴(18)을 상기 질화막(17) 위에 형성하여 질화막(17)을 건식 식각한 후 1 x 1015cm-2이상의 p+형(n+형) 고농도 불순물 이온주입(24)을 실시한다.Subsequently, as shown in FIG. 3B, impurities (boron, phosphorus, and arsenic) injected into the epi layer 2 in FIG. 3A are heat-treated at a high temperature to form a p-type (n-type) body 3 having a depth of 1 to 6 μm. Form. Thereafter, a nitride film 17 is deposited on the oxide film 16, and then a well photoresist pattern 18 is formed on the nitride film 17 to dry etch the nitride film 17, and then 1 × 10 15 cm −2 or more. p + type (n + type) high concentration impurity ion implantation 24 is performed.
이어서, 도 3c와 같이 포토레지스터를 제거하고, 질화막(17)이 제거된 부분의 산화막(16)을 약 2000∼4000 Å 성장시키면서 고온 열처리하여 p+형(n+형) 우물(4)을 형성한다.Subsequently, as shown in FIG. 3C, the photoresist is removed and the p-type (n + -type) well 4 is formed by high-temperature heat treatment while the oxide film 16 in the portion where the nitride film 17 is removed is grown at about 2000 to 4000 kPa.
이어서, 도 3d를 참조하면, 상기 도 3c의 구조물에서 질화막(17)을 제거한 다음 n+형(p+형) 소스를 형성하기 위한 n형(p형)의 불순물을 1 x 1015cm-2이상의 고농도로 이온주입(25)을 실시한다. 이 때, 상기 산화막(16)의 두께가 두꺼운 부분은 불순물이 실리콘 기판에 도달하지 못하도록 이온주입 에너지를 조절하는 역할을 한다. 이러한 이온 주입에 의해 n+(p+) 소스 접합(5)이 형성된 상태가 도 3e에 나타나 있다.Subsequently, referring to FIG. 3D, the nitride layer 17 is removed from the structure of FIG. 3C, and then n-type (p-type) impurities for forming an n + -type (p + -type) source have a high concentration of 1 × 10 15 cm −2 or more. Ion implantation 25 is performed. At this time, the thick portion of the oxide film 16 serves to control the ion implantation energy so that impurities do not reach the silicon substrate. The state where the n + (p +) source junction 5 is formed by such ion implantation is shown in FIG. 3E.
이어서, 도 3f는 도 1에 나타난 것과 같은 폭이 좁은 그물 형의 트렌치 포토레지스터 패턴(31)에 의해 트렌치를 형성하는 공정을 나타낸 도면으로서, 도 3f를 참조하면, 상기 도 3e의 구조물에서 산화막(16)을 제거하고 약 2000∼5000Å 두께의 산화막(11)을 형성한 후, 포토레지스터에 상기 트렌치 포토레지스터 패턴(31)을 형성하여 건식 식각에 의해 상기 산화막(11), 소스 접합(5), 몸체(3) 및 에피층(2)의 일부를 식각하여 트렌치를 형성한다.Next, FIG. 3F is a view illustrating a process of forming a trench by the narrow trench photoresist pattern 31 as shown in FIG. 1. Referring to FIG. 3F, an oxide film ( 16) to form an oxide film 11 having a thickness of about 2000 to 5000 microns, and then to form the trench photoresist pattern 31 in a photoresist and dry etching the oxide film 11, the source junction 5, A portion of the body 3 and the epi layer 2 are etched to form trenches.
도 3g는 상기 형성된 트렌치에 불순물이 주입된 다결정실리콘과 금속 전극을 적층으로 채운 상태의 단면도로서, 상기 트렌치에 게이트 산화막(12)을 성장시킨 후 다결정실리콘(14)을 증착하고, 상기 다결정실리콘(14)에 POCl3를 이용한 n형 불순물을 주입하거나 BN 소스를 이용하여 p형 불순물을 도입한 다음, 텅스텐(W), 타이타늄(Ti), 알루미늄(Al), 백금(Pt) 등의 금속(15)을 화학증착법 및 스퍼트링법 등으로 증착한다.3G is a cross-sectional view of a state in which a polycrystalline silicon and a metal electrode in which impurities are injected into the formed trench are stacked, and after the gate oxide film 12 is grown in the trench, polycrystalline silicon 14 is deposited, and the polysilicon ( 14) n-type impurity using POCl 3 or p-type impurity using BN source, and then a metal such as tungsten (W), titanium (Ti), aluminum (Al), platinum (Pt), or the like (15). ) Is deposited by chemical vapor deposition, sputtering, or the like.
상기와 같이 금속(15)을 증착한 다음, 도 3h에 나타난 바와 같이 트렌치 게이트를 외부 게이트 단자와 연결시키기 위해 도 1에 나타난 다결정 실리콘 마스크(32)에 의해 포토 작업을 수행하여 상기 다결정실리콘(14)과 금속(15)의 일부를 식각한 후, 그 위에 저온공정으로 층간 절연막(13)을 증착한다.After depositing the metal 15 as described above, a photo operation is performed by the polycrystalline silicon mask 32 shown in FIG. 1 to connect the trench gate with an external gate terminal as shown in FIG. ) And a part of the metal 15 are etched, and then the interlayer insulating film 13 is deposited on the low temperature process.
도 3i는 본 발명에 의해 다결정실리콘과 금속이 적층된 트렌치 게이트를 가진 전력 UMOSFET를 완성한 상태의 단면도로서, 도 3i를 참조하면, 상기 도 3h의 구조물에 반도체 공정을 적용하여 외부 게이트 단자와의 접촉 부분을 개방(open)한 다음 금속 배선 공정에 의해 소스 금속 전극(21)과 게이트 금속전극(22)을 형성하고, 고농도 기판(1) 하단에 드레인(도면에 도시되지 않음)을 형성한 전력 UMOSFET소자를 나타낸다.FIG. 3I is a cross-sectional view of a power UMOSFET having a trench gate in which polycrystalline silicon and a metal are stacked according to the present invention. Referring to FIG. 3I, the semiconductor process is applied to the structure of FIG. 3H to contact an external gate terminal. A power UMOSFET in which a part is opened and then a source metal electrode 21 and a gate metal electrode 22 are formed by a metal wiring process, and a drain (not shown) is formed at the bottom of the high concentration substrate 1. Represent the device.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상기와 같은 본 발명의 방법에 의해 제작된 고속 전력 UMOSFET는 종래에 비저항이 큰 다결정실리콘을 트렌치 게이트로 사용함으로써 발생되었던 전기 신호의 전달 지연을 해결하여 반도체 전력소자의 동작속도를 향상시킬 수 있다는 장점이 있다.The high-speed power UMOSFET fabricated by the method of the present invention as described above has the advantage of improving the operation speed of semiconductor power devices by solving the propagation delay of the electrical signal generated by using polycrystalline silicon having a large resistivity as a trench gate. There is this.
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