KR100284800B1 - 위상 이동되고 수신된 데이터 스트림을 마스터 클럭과재동기화하기 위한 방법 및 시스템 - Google Patents

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Abstract

데이터 처리 시스템에서, 마스터 클럭 주파수를 갖는 마스터 클럭(72)과 수신된 데이터 스트림(58)―수신된 데이터 스트림(58)은 임의의 수의 각도만큼 마스터 클럭(72)과 위상이 다른 수신된 데이터 클럭(56)으로 클럭킹됨―을 재동기화하기 위한 방법 및 장치. 마스터 클럭(72)과 수신된 데이터 클럭(56)은 선정된 횟수마다 재동기화 클럭의 주파수에서 비교되어(120, 204), 비교 결과를 발생한다(208). 재동기화 클럭 주파수는 마스터 클럭의 주파수보다 낮을 수도 있다. 비교 결과는 분석되어 상대 위상 표시자를 발생한다(134). 위상 이동 임계치를 초과하거나 또는 위상 이동 임계치보다 낮은 상대 위상 표시자에 응답하여(136, 210), 수신된 데이터 스트림은 마스터 크락(72)의 상승 에지(212)나 또는 하강 에지(214)에서 리클럭킹되어(144), 재동기화 데이터 스트림(88)을 발생하며, 여기서 재동기화 데이터 스트림(88)은 마스터 클럭(72)과 동기화되고 수신된 데이터 스트림(58)의 데이터를 포함한다.

Description

위상 이동되고 수신된 데이터 스트림을 마스터 클럭과 재동기화하기 위한 방법 및 시스템
동기화 디지탈 데이터 처리 시스템에서, 예를 들면, 동기 데이터 스트림이 임의의 수의 각도만큼 마스터 또는 국부 클럭과 위상이 다른 원격 클럭과 동기로 클럭되었을 때 동기 데이터 스트림을 재동기화할 필요가 종종 있다.
도 1은 수신된 데이터 스트림의 재동기화를 필요로하는 전형적인 데이터 처리 시스템을 도시한 것이다. 설명된 바와 같이, 마스터 시스템(20)은 동기 데이터 링크(24, 26)에 의해 원격 시스템(22)에 결합된다. 동기 데이터 링크(24)는 클럭 신호(28)와 데이터 신호(30)를 포함한다. 마찬가지로, 동기 데이터 링크(26)는 클럭 신호(32)와 데이터 신호(34)를 포함한다.
작동에서, 마스터 클럭(38)과 동기화되는 동기 데이터(36)는 동기 데이터 링크(24) 또는 동기 통신 링크(24)에 의해 원격 시스템(22)에 송신될 수도 있다. 클럭 신호(28)와 데이터 신호(30)가 원격 시스템(22)에서 수신될 때 이들 신호는 마스터 시스템(20)에서 원격 시스템(22)으로의 시간 지연 유발 이동 또는 전파로 인하여 마스터 클럭(38)의 위상과 위상이 다르다. 그러한 지연 시간은 어떠한 매체가 통신 링크(24, 26)용으로 이용된다 할지라도 마스터 시스템(22)과 원격 시스템(22) 사이의 거리와 관계있다. 통신 링크(24, 26)용으로 이용될 수도 있는 매체의 예는 공기(적외선 또는 무선 주파수 인터페이스), 전도 케이블 또는 광섬유를 포함한다.
일단 데이터(30)와 클럭(28)이 원격 시스템(22)에서 수신되면, 원격 시스템(22)은 전형적으로 그러한 데이터를 처리하고 처리된 결과를 다시 마스터 시스템(20)에 전송한다. 그러한 처리는 블록(40)에서 설명되며 마스터 시스템(20)으로 복귀하는 데이터는 통신 링크(26)를 통하여 송신된다. 결과를 처리하여 다시 시스템(20)으로 송신하는 것은 마스터 시스템(20)에서의 데이터 및 클럭 신호와 관련된 클럭 신호(32) 및 데이터 신호(34)에 추가의 시간 지연을 부가한다.
마스터 시스템(20)에서의 데이터가 마스터 클럭(38)과 동기화되기 때문에 그리고 원격 시스템(22)으로부터 수신된 데이터가 마스터 시스템(20) 내의 데이터 처리 작동(도시되지 않음)에 의해 이용될 것이기 때문에 통신 링크(26)를 통하여 수신된 데이터는 마스터 클럭(38)과 재동기화되어 수신된 데이터가 마스터 시스템(20)에서의 데이터 처리 작동에서 적절히 해석되고 합체되도록 해야 한다. 데이터 재동기화기(resynchronizer)(40)는 수신된 데이터를 재동기화하고 재동기화된 데이터 출력 스트림을 공급하기 위한 수단을 제공한다.
몇몇 데이터 재동기화 시스템에서, 재동기화 처리는 마스터 클럭(38)의 주파수보다 더 높은 주파수를 갖는 클럭을 필요로 한다. 그러한 "더 높은 주파수" 클럭은 마스터 클럭의 단일 주기의 시간 프레임에 걸쳐서 두 클럭의 다중 샘플을 취함으로써 위상이 다른 수신된 클럭 신호와 마스터 클럭 신호를 샘플링하여 비교하는데 이용될 수도 있다. 이러한 유형의 종래 기술의 재동기화기의 단점은 그러한 고주파수 클럭 신호가 마스터 시스템(20) 내에서 항상 이용할 수 있는 것은 아니라는 점이다. 더 나아가, 그러한 고주파수 클럭을 제공함으로써 비용, 복잡성, 그리고 더 많은 구성 요소―이는 재동기화기의 신로도를 감소시킬 수도 있음―를 부가한다.
다른 재동기화기 회로는 데이터 에러율을 검사하고 그러한 데이터 에러율을 이용하여, 마스터 클럭의 상승 에지(rising edge) 또는 하강 에지(falling edge)를 선택하여 인입 데이터 스트림을 재동기화할 수도 있다. 이 해법은 데이터 스트림의 검사를 필요로 하고 소프트웨어 또는 마이크로코드의 제어하에서 복잡하게 결정하는 단점을 갖는다.
또다른 데이터 재동기화 시스템은 마스터 시스템(20)과 원격 시스템(22) 사이에 알려진 고정 시간 지연에 근거하여 데이터 재동기화를 실행할 수도 있다. 이는 케이블 길이에 있어서의 변경 또는, 마스터 시스템(20)과 원격 시스템(22) 사이의 거리에 있어서의 변경 또는, 원격 시스템(22)에서 처리에 있어서의 변동으로 인해 시스템에서 위상 이동이 변경되었는가 아닌가의 여부에 대한 고려 없이 구성될 수 없다는 점에 있어서 고칠 수 없는 단점을 갖는다. 이러한 변경은 데이터 재동기화 처리에 영향을 미칠 수도 있다.
따라서, 수신된 데이터 스트림을 마스터 클럭과 효울적으로 재동기화하기 위한 개선된 방법과 시스템―여기서 수신된 데이터는 임의의 수의 각도만큼 마스터 클럭과 위상이 다른 수신된 데이터 클럭에 의해 클럭됨―에 대한 필요성이 있음이 명백하다.
본 발명은 전반적으로 동기 디지탈 데이터 처리 시스템에 관한 것이며 특히, 마스터 클럭(master clock)과 동기화되는 재동기화 데이터 스트림(resynchronized data stream)을 만들기 위하여 수신된 데이터 스트림을 재동기화하기 위한 개선된 방법 및 시스템에 관한 것이다.
본 발명의 새로운 특성 신뢰 특징은 첨부된 청구 범위에서 제시된다. 본 발명의 양호한 이용 모드, 또다른 목적, 장점뿐만 아니라 본 발명 그 자체가 첨부 도면과 관련하여 읽을 때 실례가 되는 실시예에 대한 다음의 상세한 설명을 참조하여 가장 잘 이해될 것이다.
도 1은 마스터 데이터 처리 시스템과 원격 데이터 처리 시스템 사이의 동기 데이터 통신을 도시한 것이다.
도 2는 본 발명의 방법과 시스템의 한 실시예에 따라 수신된 데이터 스트림을 재동기화하기 위한 방법과 시스템을 설명하는 하이 레벨 블록 다이어그램이다.
도 3은 도 2에 도시된 방법과 시스템에 따라 수신된 데이터의 위상 지연이 90°이하일 때 수신된 데이터의 재동기화를 설명하는 논리 타이밍 다이어그램이다.
도 4는 도 2에 도시된 방법과 시스템에 따라 위상 지연이 90°보다 크거나 또는 90°와 동일할 때 수신된 데이터의 재동기화를 설명하는 논리 타이밍 다이어그램이다.
도 5는 본 발명의 방법과 시스템의 한 실시예를 구현하기 위해 이용될 수도 있는 데이터 처리 시스템의 하이 레벨 블록 다이어그램이다.
도 6은 본 발명의 방법의 한 실시예를 설명하는 하이 레벨 논리 플로우 챠트이다.
도 7은 본 발명의 방법과 시스템의 한 실시예에 따라 마스터 클럭과 수신된 클럭의 비교에 대한 확대도이다.
도면 특히, 도 2를 참조하면, 본 발명의 한 실시에에 따라 수신된 데이터 스트림을 마스터 크락과 재동기화하기 위한 방법과 시스템에 대한 하이 레벨 블록 다이어그램이 도시된다. 도시된 바와 같이, 마스터 시스템(50)은 동기 데이터 통신 링크(54)를 통하여 원격 시스템(52)에 결합된다. 통신 링크(54)는 수신된 데이터 클럭(56)과 수신된 데이터(58)를 포함한다. 수신된 데이터(58)는 하나 또는 그 이상의 비트 폭일 수도 있다.
원격 시스템(52)은 데이터 송신기(62)의 입력에 나타나는 데이터를 "클럭"하는데 이용된 클럭 송신기(60)를 포함한다.
데이터 송신기(62)는 전형적으로 처리기(64)에 의해 실행될 수도 있었던 디지탈 신호 처리 작동에 이어서, 처리기(64)로부터 데이터를 수신한다. 처리기(64)를 통해 통과하고 처리기(64)에 의해 처리되는 데이터 신호는 지연될 수도 있음을 주목하자.
데이터 재동기화가 마스터 시스템(50)에서 발생할 경우, 동기 데이터 통신 링크(54)를 통해 송신된 데이터는 마스터 시스템(50)에서 데이터에 의해 이용된 주파수와 동일한 주파수에서 송신되는 것이 좋다. 전형적인 응용에서, 클럭 송신기(60)와 따라서 데이터 송신기(62)는 원격 시스템(52)에서 클럭 수신기(66)에 의해 수신된 클럭에 주파수 고정된다. 도 2에 도시된 바와 같이, 클럭 수신기(66)는 마스터 시스템(50)에서 마스터 클럭(68)으로부터 클럭 신호를 수신할 수도 있다. 마스터 클럭(68)은 마스터 클럭 신호(72)와 데이터 신호(74)를 포함하는 동기 데이터 통신 링크(70)를 통하여 수신될 수도 있다. 데이터 수신기(76)는 원격 시스템(52)에서 이용되어, 데이터를 처리하고 그러한 데이터를 처리기(64)로 통과시킬 수도 있다.
마스터 시스템(50) 내에서 마스터 클럭(68)은 그러한 데이터 소스(78)와 같은 데이터를 동기화하는데 이용된다. 본 발명에 의해 해결된 문제점은 데이터 수신기(80)에 의해 수신된 데이터가 마스터 시스템(50)에서의 데이터와 임의의 수의 각도만큼 위상이 다를 때 발생한다. 이들 두 데이터 스트림의 위상이 다르다 할지라도, 이들 두 데이터 스트림은 전형적으로 동일한 주파수에서 변조되었다. 마스터 시스템(50)에서 데이터를 좀더 효율적으로 처리하기 위하여 데이터 수신기(80)에 의해 수신된 위상이 다른 데이터는 예를 들면 데이터 소스(78)에 의해 공급된 데이터와 마찬가지로 마스터 시스템(50)에서의 데이터와 재동기화되어야 한다. 데이터 수신기(80)에 의해 수신된 데이터 신호는 클럭 수신기(82)에 의해 마스터 시스템(50) 내에서 수신된 데이터 클럭 신호(56)와 동기화된다.
데이터 재동기화기(84)는 수신된 데이터(58)가 가장 안정할 때 샘플링하기 위한 주기를 고려함으로써 선택되는 최상의 마스터 클럭 에지로 데이터 수신기(80)로부터의 데이터를 리클럭(reclock)한다. 본 발명의 주요 양상에 따르면, 데이터 재동기화기(84)는 마스터 클럭(68)의 주파수보다 더 낮은 주파수를 유익하게 가질 수 있는 재동기화 클럭(86)을 이용하여 수신된 데이터를 재동기화한다. 이는 마스터 클럭보다 더 높은 주파수를 갖는 클럭이 마스터 시스템(50)에서 이용할 수 없을 수도 있고 추가의 더 높은 주파수 클럭을 생성하거나 또는 공급하는 것이 비용일 비싸며 유효 전력과 회로 공간을 소모하고 정전 간섭(EMI) 문제점을 야기시킬 수도 있기 때문에 장점이 있다. 재동기화 클럭(86)은 n이 어떤 정수일 때 마스터 클럭(68)의 주파수의 2n배가 아닌 다른 안정 주기 신호인 것이 바람직하다.
데이터 재동기화기(84)의 출력은 마스터 클럭(68)의 상승 또는 하강 에지에서 상태를 변경하는 데이터를 구비하는 동기 데이터 스트림(88)이며, 여기서, 상승 또는 하강 에지의 선택은 데이터 재동기화기(84)에 의해 결정된다. 따라서, 재동기화된 데이터 출력(88)은 마스터 클럭(72)과 수신된 데이터 클럭(56) 사이의 위상 차에 따라, 데이터 소스(78)로부터의 데이터와 동위상이거나 또는 위상이 180°다를 것이다. 이러한 위상 차는 마스터 클럭(72)의 어떤 에지가 재동기화를 위해 선택되는가를 결정하는데 이용된다.
도 3을 참조하면, 본 발명의 방법과 시스템의 한 실시예에 따라 마스터 클럭과 수신된 데이터의 재동기화를 설명하는 논리 타이밍 다이어그램이 도시된다. 도시된 바와 같이, 수신된 데이터 클럭 신호(56)는 마스터 클럭 신호(72)를 90°이하만큼 앞서거나 뒤진다. 본 발명에 따라서, 수신된 데이터(58)를 마스터 클럭(72)과 재동기화하기 위하여 수신된 데이터(58)는 마스터 클럭(72)의 상승 또는 하강 에지와 재동기화되어야 한다. 도 3은 또한 데이터 유효 주기(100) 동안 수신된 데이터(58)를 리클럭하는 것이 바람직함을 도시한 것이다. 데이터 유효 주기(100)는 수신된 데이터(58)의 상태를 변경할 수도 있는 클럭 에지 다음에 데이터가 안정화되는 주기인 천이 주기(102) 이후의 시간 동안 존재한다. 수신된 데이터(58)를 변경시킬 수도 있는 수신된 클럭(56)의 다음 에지에 시간상으로 너무 가깝게 수신된 데이터(58)를 리클럭하지 않는 것이 양호한 설계 실행이다. (이 예에서, 수신된 클럭(56)의 상승 에지는 데이터 변경을 개시할 수도 있는 다음 에지이다.) 따라서, 데이터 유효 주기(100)는 수신된 데이터(58)의 파형에 중앙에 위치하는 시간 주기를 점유한다.
그러한 중앙에 위치하는 데이터 유효 주기(100)가 존재하고 마스터 클럭(72)의 주기의 적어도 1/2이 되도록 결정될 경우, 마스터 클럭(72)의 상승 에지 또는 하강 에지는 수신된 데이터(58)에서 데이터 유효 주기(100) 내에 있을 것이다. 데이터 유효 주기(100) 내에 있는 특정 에지는 수신된 데이터(58)를 리클럭킹(reclocking)하고 따라서 재동기화하여 재동기화된 데이터(88)를 발생하기 위한 마스터 클럭 에지의 최상의 선택일 것이다.
도 3의 예에서, 하강 에지(104)는 데이터 유효 주기(100) 내에서 발생하며 따라서 수신된 데이터(58)를 리클럭하여 재동기화된 데이터(88)를 발생하도록 선택되어야 한다. 상승 에지(106)가 데이터 유효 주기(100) 외에서 발생하고 수신된 데이터(58)의 천이 주기(102)에 너무 가깝기 때문에 상승 에지(106)는 선택되지 말아야 한다. 수신된 데이터(58)가 마스터 클럭(72)의 상승 에지(106)로 리클럭될 경우 수신된 클럭(56)에서의 지터(jitter)로 인해 에러의 기회가 증가된다. 그러한 지터는 수신된 클럭(56)의 상승 에지가 발생해야 할 때보다 더 앞서 발생하게 할 수 있다. 수신된 데이터(56)가 지터를 가질 경우, 상승 에지(106) 상에서의 클럭킹 데이터는 수신된 데이터(58)가 데이터 천이 시간(102) 동안 샘플링되게 하여, 규정되지 않거나 또는 에러가 있는 데이터가 샘플링되게 한다.
도 4를 참조하면, 수신된 데이터 클럭이 90°와 270° 사이에서 위상 이동에 의해 마스터 클럭으로부터 위상 이동될 때 수신된 데이터의 재동기화를 도시하는 논리 타이밍 다이어그램이 도시된다. 여기서, 90°와 270° 사이의 위상 이동은 본 발명이 수신된 데이터(58)를 리클럭킹 및 재동기화하기 위하여 마스터 클럭(72)의 최상의 에지로서 상승 에지(106)를 선택하게 할 수도 있다. 이는 상승 에지(106)가 수신된 데이터 스트림(58)에서 데이터 유효 주기(100) 내에서 발생하기 때문이다. 90° 이상의 위상 이동은 수신된 데이터(58)를 샘플링하기 위해 바람직한 시간이 아닌 천이 주기(102)에 하강 에지(104)를 배치한다. 상승 에지(106)가 선택되어 수신된 데이터(58)를 리클럭할 때 재동기화된 데이터(88)는 마스터 클럭(72)에 표시된 시간 관계로 발생된다.
따라서 본 발명에 의해 해결된 문제점 가운데 하나는 수신된 데이터(58)를 리클럭킹하고 후속적으로 수신된 데이터를 선택된 에지로 리클럭킹하여 재동기화 데이터(88)를 발생하기 위하여 하강 에지(104)나 또는 상승 에지(106)를 선택하는 것이다.
이제 도 5를 참조하면, 본 발명의 방법과 시스템의 한 실시예에 따라 마스터 클럭 신호와 수신된 신호를 재동기화시키기 위한 데이터 처리 시스템에 대한 하이 레벨 블록 다이어그램이 도시된다. 설명된 바와 같이, 수신된 클럭(56)과 마스터 클럭(72)은 신호 비교기에 의해 비교되어, 이들 두 클럭 신호가 동일한 값을 갖는가 (또는 상이한 값을 갖는가)의 여부를 결정한다. 이 신호 비교기는 두 입력 신호가 동일할 때 "0" 출력을 가지며 두 신호가 상이할 때 "1" 출력을 갖는 비교 결과를 발생하는 배타적 OR 게이트(120)에 의해 쉽게 구현될 수도 있다. 수신된 클럭(56)과 마스터 클럭(72)을 비교하기 위한 다른 수단은 배타적 OR 기능과 동등한 부울(Boolean)을 실행하는 회로를 포함한다.
래치(122)는 배타적 OR 게이트(120)의 출력에 결합되어, 재동기화 클럭 신호(124)에 의해 결정된 주파수에서 배타적 OR 게이트(120)의 출력을 샘플링할 수도 있다. 이러한 샘플링은 "비교 결과"를 발생한다. 래치(122)는 비준안정화(de-metastabilizing) 플립 플롭 으로 구현될 수도 있다. 그러한 비준안정화 플립 플롭은 배타적 OR 게이트(120)의 출력으로부터 천이 신호를 래치(latch)하려는 시도로 인해 알려지지 않은 신호 또는 준안정 신호의 전파를 방해하는 비교 결과를 안정화하는데 이용된다.
도 5에서 알 수 있는 바와 같이, 재동기화 클럭(124)은 설명된 재동기화 시스템에서 여러 구성 요소를 제어하는데 이용된다. 본 발명의 장점은 마스터 클럭(72)보다 더 낮은 주파수를 갖는 재동기화 클럭을 이용하는 능력이다. 이는 데이터 처리 시스템에서의 마스터 클럭이 종종 이용할 수 있는 최고 주파수 클럭 신호이고 더 높은 주파수 클럭을 구현하기 위해 데이터 시스템 자원을 이용하는 것이 비용이 많이 들기 때문에 장점이 된다. 마스터 클럭(72)의 주파수 보다 더 낮은 주파수를 갖는 재동기화 클럭이 선호된다고 할지라도 재동기화 클럭(124)은 마스터 클럭(72)보다 더 높은 주파수를 가질 수도 있다.
수신된 클럭(56)과 마스터 클럭(72)의 비교에 의해 발생된 비교 결과는 카운터(126)로 클럭된다. 본 발명의 한 실시예에서, 카운터(126)는 M 비트 폭인 직렬 가산기로 구현될 수도 있다. 도 5에서 설명된 바와 같이, 카운터(126)는 클럭 신호가 재동기화 클럭(124)으로부터 수신될 때 데이터 입력(128)에서 수신된 1의 수를 카운트한다.
카운터(126)는 M 비트 폭 카운터(130)에 의해 결정된 시간 주기도 또한 규정하는 샘플의 수에 대한 비교 결과의 샘플을 계속하여 카운트한다. 비교 결과의 (2M-1) 수를 카운팅한 후 카운터(126)는 카운터(126)에서의 현재의 비교 결과를 사전 로딩하고 카운팅 처리를 다시 시작하는 신호(132)에 의해 리셋된다.
재동기화 클럭(124)이 마스터 클럭(72)과는 상이한 주파수를 갖기 때문에 수신된 클럭(56)과 마스터 클럭(72)의 비교 결과는 마스터 클럭(72)의 주기 또는 사이클과 비교하여 상이한 시간에 또는 상이한 위상에서 발생된다. 환언하면, 카운터(130)에 의해 카운트된 비교 결과의 위치는 수신된 클럭(56)과 마스터 클럭(72) 모두의 전체 사이클을 결과적으로 통과한다. 따라서, 수신된 클럭(56)과 마스터 클럭(72) 사이의 이러한 통과 비교의 결과로서 카운터(126)의 출력은 수신된 클럭(56)과 마스터 클럭(72) 사이의 위상 차를 표시하는 M 비트 수―상대 위상 표시자로 지칭될 수도 있음―이다. 그러한 상대 위상 표시자 값(134)은 카운터(126)에서 비교기(136)로 전송된다.
비교기(136)는 M 비트 상대 위상 표시자(134)를 사전 선택되고 선정된 M 비트 수―위상 이동 임계치로 지칭될 수도 있음―와 비교하고 입력 수(즉, 상대 위상 표시자(134))가 사전 선택된 수(즉, 위상 이동 임계치)보다 큰가의 여부에 근거하여 출력을 발생한다. 비교기(136)는 하드웨어, 펌웨어 또는 소프트웨어에서 구현될 수도 있다.
본 발명의 한 실시예에서, 비교기(136)는 상대 위상 표시자(134)가 2M-1보다 크거나 같은 값을 갖는가의 여부를 결정한다. 본 발명의 몇몇 실시예에서, 비교기(136)는 상대 위상 표시자(134)를 포함하는 M 비트 폭 워드의 최상위 비트를 단순히 검사할 수도 있다. 상대 위상 표시자(134)의 최상위 비트의 그러한 검사는 상대 위상 표시자(134)가 2M-1보다 크거나 같은가의 여부를 결정한다.
상대 위상 표시자(134)가 2M-1보다 크거나 같을 경우, 수신된 클럭(56)과 마스터 클럭(72) 사이의 위상은 90°와 270° 사이에 있다. 다른 한편, 상대 위상 표시자(134)가 2M-1보다 작을 경우, 수신된 클럭(56)과 마스터 클럭(72) 사이의 위상은 -90°와 +90° 사이에 있다.
비교기(136)의 이러한 출력 결과는 마스터 클럭(72)에 의해 클럭될 수도 있는 래치(138)에 의해 동기로 래치될 수도 있다. 이러한 래치된 결과는 수신된 데이터(58)를 리클럭킹하기 위하여 마스터 클럭 신호(72)나 또는 반전된 마스터 클럭 신호(140)을 선택하는데 이용된다. 이는 멀티플렉서(142)를 이용함으로써 달성될 수도 있다. 따라서 멀티플렉서(142)는 마스터 클럭(72)의 상승 또는 하강 에지를 효과적으로 선택하며, 상기 상승 또는 하강 에지는 차후에 데이터 재동기화 레지스터(144)용 클럭 신호로서 이용된다.
데이터 재동기화 레지스터(144)는 도 3과 4에서 도시된 시간 관계에 따라 입력에서 수신된 데이터(58)를 수신하고 재동기화된 데이터(88)를 출력한다.
도 6을 참조하면, 본 발명의 방법과 시스템에 따라 수신된 데이터 스트림을 마스터 클럭과 재동기화하는 처리에 대한 논리 플로우챠트가 도시된다. 설명된 바와 같이, 처리는 블록(200)에서 시작하고, 그 후, 재동기화 시스템이 "수신된 클럭"과 "수신된 데이터 스트림"을 수신하고 수신된 데이터 스트림이 수신된 클럭의 상승 에지에 의해 클럭된 블록(202)으로 진행한다. 그 후, 블록(204)에서 설명된 바와 같이, 시스템은 수신된 클럭과 마스터 클럭의 값을 비교하여 비교 결과를 발생한다. 그러한 비교는 도 5에서 설명된 배타적 OR 게이트(120)와 같은 배타적 OR 게이트에 의해 구현될 수도 있다.
그 다음, 블록(206)에서 설명된 바와 같이, 재동기화 시스템은 재동기화 클럭의 주파수에 의해 결정되는 비율로 비교 결과를 샘플링한다. 본 발명의 장점은 재동기화 클럭의 주파수가 마스터 클럭의 주파수보다 낮을 수도 있다는 점이다. 재동기화 클럭 주파수의 선택에 대한 좀더 상세한 논의는 도 6과 7의 설명을 따른다.
그 다음, 블록(208)에서 설명된 바와 같이, 재동기화 시스템은 재동기화 클럭 사이클의 X 수를 갖는 주기 동안 수신된 클럭과 마스터 클럭에 대한 동일한 값을 나타내는 비교 결과의 수를 카운트한다. X의 값은 수신된 클럭과 마스터 클럭 비교 결과가 마스터 클럭의 전체 사이클―반드시 단일 사이클일 필요는 없음―에 걸친 다중 각도 간격으로 샘플링된다. 이러한 비교와 샘플링 처리를 그림으로 표시하기 위해 도 7을 참조하자.
비교 결과의 이러한 카운트는 마스터 클럭과 수신된 클럭 사이의 위상 차와 비례하는 수인 "상대적 위상 표시자"로 간주될 수도 있다.
그 후, 블록(210)에서 설명된 바와 같이, 재동기화 시스템은 수신된 데이터가 상승 에지에서 클럭되는 것으로 가정하면, 본 예에서 X÷2인 선정된 위상 이동 임계치보다 상대 위상 표시자가 큰가의 여부를 결정한다. 블록(212)에서 설명된 바와 같이, 상대 위상 표시자가 X÷2보다 클 경우, 마스터 클럭의 상승 에지는 수신된 데이터 스트림을 샘플링하고 리클럭킹하도록 선택되어, 재동기화된 데이터 스트림을 발생하게 된다. 그러나, 블록(214)에서 설명된 바와 같이, 상대 위상 표시자가 X÷2보다 작을 경우, 재동기화 시스템은 마스터 클럭의 하강 에지를 선택하여 수신된 데이터 스트림을 샘플링하고 리클럭킹하여 재동기화된 데이터 스트림을 발생하게 된다. 상대 위상 표시자가 X÷2와 같을 경우, 상승 에지가 데이터 안정화 주기에 가깝지 않기 때문에 상승 에지가 데이터 상승 에지가 선호된다 할지라도 둘중의 어느 한 에지는 수신된 데이터 스트림을 리클럭킹하는데 이용될 수도 있다.
도 6에 설명된 처리는 마스터 클럭의 상이한 에지가 재동기화를 위해 이용되어야 하는가 아닌가의 여부를 결정하기 위해 주기적으로 반복될 수도 있다. 상이한 에지가 마스터 클럭(72)과 수신된 클럭(56) 사이의 위상 관계에 있어서의 변경으로 인하여 재동기화를 위해 필요할 수도 있다. 위상 관계의 변경은 마스터 시스템(50)과 원격 시스템(52) 사이의 거리를 변경하는 시스템 재구성으로 인하여 발생할 수도 있다.
끝으로 도 7을 참조하면, 본 발명의 방법과 시스템에 따라 마스터 클럭과 수신된 클럭의 비교에 대한 좀더 상세한 표시가 도시된다. 마스터 클럭(72)과 수신된 클럭(56)은 서로 관련하여 도시된다. 수신된 클럭(56)은 임의의 수의 각도만큼 마스터 클럭(72)과 위상이 다르다. 본 발명의 중요한 양상에 따라, 마스터 클럭(72)과 수신된 클럭(56)은 선정된 횟수로 비교되어 다수의 비교 결과를 발생하게 된다.
도 7의 예에서, 그러한 "선정된 횟수"는 재동기화 클럭(124)의 상승 에지에 위치한다. 도 7은 5 상승 에지를 도시한 것이다. 재동기화 클럭(124)의 상승 에지는 마스터 클럭(72)의 동일 사이클 내에서 발생하지 않을 수도 있다. 더 나아가, 재동기화 클럭(124)의 상승 에지는 마스터 클럭(72)의 인접 사이클에서 발생하지 않을 수도 있다. 도 7의 예에서, 재동기화 클럭(124)의 상승 에지는 마스터 클럭(72)의 매 세 번째 사이클에서 발생한다. 이는 재동기화 클럭(124)이 마스터 클럭(72)보다 더 낮은 주파수를 가질 수도 있음을 설명하는 것이다.
도 7의 밑면에서, 샘플링된 비교 결과는 마스터 클럭(72)(과 수신된 클럭(56))의 1 사이클 위에 놓였다. 이 1 사이클에서 알 수 있는 바와 같이, 샘플링된 비교 결과는 1 마스터 클럭 사이클의 파형을 가로지르며 즉, 모든 비교 결과는 마스터 클럭 사이클의 시작에서 부터 동일한 수의 각도로 샘플링되지는 않는다..
배타적 OR 게이트(120)는 마스터 클럭 파형과 수신된 클럭 파형이 비교되어 비교 결과(220)를 발생하는 방법을 도시한 것이다. 그 다음, 비교 결과(220)는 분석되거나 카운트되어, 마스터 클럭(72)의 상승 에지 또는 하강 에지가 수신된 데이터(58)를 리클럭킹하거나 또는 재동기화하는데 이용될 것인가의 여부를 결정한다.
위에서 논의된 예에서, 데이터 소스(78)로부터의 데이터는 마스터 클럭(68)의 상승 에지에서 클럭킹되고 데이터 송신기(62)에 의해 송신된 데이터는 클럭 송신기(60)의 상승 에지에서 클럭킹되는 것으로 간주하자. 이러한 관계가 상이할 경우 즉, 데이터 송신기(62)가 클럭 송신기(60)의 하강 에지에서 송신될 경우, 도 6의 블록(212, 214)에서의 상승 및 하강 에지의 선택은 반전될 것이다.
본 발명의 재동기화 방법과 시스템이 마스터 시스템과 원격 시스템을 구비하는 예를 갖는 것으로 도시되었으나, 본 기술에서의 기술자들은 마스터 시스템(50)과 원격 시스템(52)이 큰 거리만큼 분리될 필요는 없음을 인식해야 한다. 실제로, 마스터 시스템(50)과 원격 시스템(52)은 동일한 회로 기판 또는 집적 회로 위에 있을 수도 있다. 도 2에 도시된 구성은 수신된 데이터와 수신된 데이터 클럭이 마스터 클럭과 위상이 다른 환경의 공통 세트를 증명하도록 선택되었다. 분명히, 데이터는 동기 직렬 데이터 스트림에서 발생할 수도 있는 데이터 처리로 인하여 또는 다른 유사한 이유로 단일 회로 기판 위에서 위상이 다르게 될 수도 있다.
재동기화 클럭 주파수의 선택에 관하여, 마스터 클럭 주파수와 재동기화 클럭 주파수 사이의 관계는 비교 결과를 카운트하는데 이용된 카운터의 폭을 결정한다. 따라서, 재동기화 클럭 주파수(fR)는 카운터에 의해 제공된 결과를 최적화하도록 선택되어야 한다(도 5의 카운터(126)를 참조).
예를 들면, 마스터 클럭(72)이 주파수 fM에서 작동하고 수신된 클럭(56)이 임의의 위상 관계로 동일 주파수에서 작동하며 재동기화 클럭(124)이 주파수 fR에서 작동할 경우, 기본 주파수 f0가 있어서,
이 되고,
이 되며,
여기서, n1과 n2는 정수(이것은 fM과 fR이 유리수일 경우 참일 것이다)이다.
따라서, 카운터(126)와 카운터(130)의 폭 "M"은 다음의 관계에 근거한다.
이라고 하면,
T0=n1*TM (여기서, n1= 정수 > 0) 이고,
T0=n2*TR (여기서, n2= 정수 > 0) 이거나 또는,
n1*TM=n2*TR 이거나 또는,
이다.
(fM과 fR이 유리수일 경우) 최소 n1과 n2를 위한 해법은 폭 "M"에 대한 해법 즉,
2M≥ n2+ 1 또는,
M ≥ log2(n2+ 1) (여기서 M = 정수)
을 준다.
카운터(126, 130)의 폭 M은 마스터 클럭(72)과 재동기화 클럭(124)의 주파수의 비와 직접적으로 관련된다. n2의 값이 크면 클수록, 마스터(72)의 1 기본 주기(T0)를 통해 순환하는데 더 많은 샘플이 필요하다. n2에 대한 더 큰 값은 더 큰 카운터(126, 130)의 비용으로 더 큰 정확도를 제공한다.
최상의 성능을 위하여, 어떤 주파수는 재동기화 클럭을 위해 이용되지 말아야 한다. 바람직하지 않은 재동기화 클럭 주파수는 마스터 클럭 주파수의 2n배인 주파수를 포함하며, 여기서 n은 정수이다.
본 발명의 양호한 실시예에 대한 상기 설명은 설명을 목적으로 제시되었다. 이는 본 발명을 설명된 바로 그 유형으로 속속들이 규명해 내거나 또는 제한하도록 의도된 것은 아니다. 상기 기술의 견지에서 수정 또는 변경이 가능하다. 실시예는 본 발명과 그 실제 응용의 원리를 가장 잘 설명하고 본 기술 분야의 일반적인 기술자가 예기된 특정 용도에 만족스러운 여러 실시예에서 그리고 여러 수정으로 본 발명을 이용할 수 있도록 선택되고 설명되었다. 모든 그러한 수정과 변경은 첨부된 청구 범위와 그와 동등한 것들이 공정하게, 합법적으로, 그리고 정당하게 지칭될 때 첨부된 청구 범위와 그와 동등한 것들에 의해 결정된 바와 같은 본 발명의 범위 내에 있다.

Claims (10)

  1. 데이터 처리 시스템에서 마스터 클럭 주파수를 갖는 마스터 클럭과 수신된 데이터 스트림―상기 수신된 데이터 스트림은 임의의 수의 각도 만큼 상기 마스터 클럭과 위상이 다른 수신된 데이터 클럭으로 클럭킹됨―을 재동기화하기 위한 방법에 있어서,
    재동기화 클럭 주파수에서, 선정된 횟수마다 마스터 클럭값과 수신된 데이터 클럭 값을 비교하여 비교 결과를 발생하는 단계와,
    상기 비교 결과에 근거하여, 상대적 위상 표시자를 발생하는 단계와,
    선정된 위상 이동 임계치를 초과하는 상기 상대 위상 표시자와 상기 수신된 데이터 클럭의 상승 에지로 클럭킹되는 상기 수신된 데이터 스트림에 응답하여, 상기 마스터 클럭의 상승 에지에서 상기 수신된 데이터 스트림을 샘플링하여 재동기화 데이터 스트림을 발생하는 단계와,
    상기 선정된 위상 이동 임계치보다 낮은 상기 상대 위상 표시자와 상기 수신된 데이터 클럭의 상기 상승 에지로 클럭킹되는 상기 수신된 데이터 스트림에 응답하여, 상기 마스터 클럭의 하강 에지에서 상기 수신된 데이터 스트림을 샘플링하여 상기 재동기화 데이터 스트림을 발생하는 단계와,
    선정된 위상 이동 임계치를 초과하는 상기 상대 위상 표시자와 상기 수신된 데이터 클럭의 하강 에지로 클럭킹되는 상기 수신된 데이터 스트림에 응답하여, 상기 마스터 클럭의 상기 상승 에지에서 상기 수신된 데이터 스트림을 샘플링하여 재동기화된 데이터 스트림을 발생하는 단계와,
    상기 선정된 위상 이동 임계치보다 낮은 상기 상대 위상 표시자와 상기 수신된 데이터 클럭의 상기 하강 에지로 클럭킹되는 상기 수신된 데이터 스트림에 응답하여, 상기 마스터 클럭의 상기 하강 에지에서 상기 수신된 데이터 스트림을 샘플링하여 상기 재동기화된 데이터 스트림―상기 재동기화된 데이터 스트림은 상기 마스터 클럭과 재동기화되고 상기 수신된 데이터 스트림의 데이터를 포함함―을 발생하는 단계
    를 포함하는 수신된 데이터 스트림 재동기화 방법.
  2. 제1항에 있어서,
    재동기화 클럭 주파수에서 마스터 클럭 값과 수신된 데이터 클럭 값을 비교하는 상기 단계는 마스터 클럭 값과 수신된 데이터 클럭 값을 비교하는 단계를 더 포함하며, 상기 재동기화 클럭의 상기 주파수는 상기 마스터 클럭 주파수보다 낮은 수신된 데이터 스트림 재동기화 방법.
  3. 제1항에 있어서,
    상대 위상 표시자를 발생하는 상기 단계는 상기 마스터 클럭의 상기 값과 상기 수신 데이터 클럭의 상기 값이 실제로 동일함을 나타내는 상기 비교 결과를 카운팅하여 상기 상대 위상 표시자를 발생하게 되는 단계를 더 포함하는 수신된 데이터 스트림 재동기화 방법.
  4. 제1항에 있어서,
    상기 선정된 위상 이동 임계치는 상기 선정된 횟수에 2를 나눈 것과 동일한 수신된 데이터 스트림 재동기화 방법.
  5. 마스터 클럭 주파수를 갖는 마스터 클럭과 수신된 데이터 스트림―상기 수신된 데이터 스트림은 임의의 수의 각도 만큼 상기 마스터 클럭과 위상이 다른 수신된 데이터 클럭으로 클럭킹됨―을 재동기화 하기 위한 장치에 있어서,
    재동기화 클럭 주파수에서, 선정된 횟수마다 마스터 클럭 값과 수신된 데이터 클럭 값을 비교하여 비교 결과를 발생하기 위한 수단과,
    상기 비교 결과에 근거하여, 상대 위상 표시자를 발생하기 위한 수단과,
    선정된 위상 이동 임계치를 초과하는 상기 상대 위상 표시자와 상기 수신된 데이터 클럭의 상승 에지로 클럭킹되는 상기 수신된 데이터 스트림에 응답하여, 상기 마스터 클럭의 상승 에지에서 상기 수신된 데이터 스트림을 샘플링하여 재동기화 데이터 스트림을 발생하기 위한 수단과,
    상기 선정된 위상 이동 임계치보다 낮은 상기 상대 위상 표시자와 상기 수신된 데이터 클럭의 상기 상승 에지로 클럭킹되는 상기 수신된 데이터 스트림에 응답하여, 상기 마스터 클럭의 하강 에지에서 상기 수신된 데이터 스트림을 샘플링하여 상기 재동기화 데이터 스트림을 발생하기 위한 수단과,
    선정된 위상 이동 임계치를 초과하는 상기 상대 위상 표시자와 상기 수신된 데이터 클럭의 하강 에지로 클럭킹되는 상기 수신된 데이터 스트림에 응답하여, 상기 마스터 클럭의 상기 상승 에지에서 상기 수신된 데이터 스트림을 샘플링하여 재동기화 데이터 스트림을 발생하기 위한 수단과,
    상기 선정된 위상 이동 임계치보다 낮은 상기 상대 위상 표시자와 상기 수신된 데이터 클럭의 상기 하강 에지로 클럭킹되는 상기 수신된 데이터 스트림에 응답하여, 상기 마스터 클럭의 상기 상승 에지에서 상기 수신된 데이터 스트림을 샘플링하여 상기 재동기화 데이터 스트림―상기 재동기화 데이터 스트림은 상기 마스터 클럭과 동기화되고 상기 수신된 데이터 스트림의 데이터를 포함함―을 발생하기 위한 수단
    을 포함하는 수신된 데이터 스트림 재동기화 장치.
  6. 수신된 데이터 스트림을 마스터 클럭 주파수를 갖는 마스터 클럭과 재동기화 하기 위한 데이터 처리 시스템에 있어서,
    마스터 클럭 신호와 반전된 마스터 클럭 신호를 발생하기 위한 마스터 클럭과,
    재동기화 클럭 신호를 발생하기 위한 재동기화 클럭과,
    수신된 클럭 신호를 발생하기 위한 수신된 클럭 소스와,
    상기 마스터 클럭 신호와 상기 수신된 클럭 신호에 결합된 입력을 구비하는 비교기―상기 비교기는 상기 마스터 클럭 신호와 상기 수신된 클럭 신호가 실제로 동일한가 아닌가의 여부를 나타내는 비교 결과를 발생함―와,
    상기 비교 결과에 응답하여, 상기 재동기화 클럭 신호의 선정된 수의 사이클 동안 상기 비교 결과를 주기적으로 카운트하여 상대 위상 표시자를 발생하는 카운터와,
    상기 상대 위상 표시자에 응답하여 상기 마스터 클럭 신호 또는 상기 반전된 마스터 클럭 신호를 선택하기 위한 마스터 클럭 극성 선택기와,
    상기 수신된 데이터 스트림에 결합된 입력을 구비하는 데이터 재동기화 레지스터―상기 데이터 재동기화 레지스터는 상기 마스터 클럭 극성 선택기에 근거하여 상기 수신된 데이터 스트림을 리클럭킹(reclocking)하여 재동기화 데이터 스트림을 발생함―
    를 포함하는 데이터 처리 시스템.
  7. 제6항에 있어서,
    상기 비교기는 배타적 OR 게이트를 포함하는 데이터 처리 시스템.
  8. 제6항에 있어서,
    상기 마스터 클럭 극성 선택기는 상기 상대 위상 표시자와 위상 이동 임계치의 비교에 응답하는 마스터 클럭 극성 선택기를 포함하는 데이터 처리 시스템.
  9. 제8항에 있어서,
    상기 위상 이동 임계치는 상기 재동기화 클럭 신호의 상기 선정된 수의 사이클을 2로 나눈 것과 동일한 데이터 처리 시스템.
  10. 데이터 처리 시스템에서, 수신된 데이터 스트림―상기 수신된 데이터 스트림은 임의의 수의 각도만큼 상기 마스터 클럭과 위상이 다른 수신된 데이터 클럭으로 클럭됨―을 마스터 클럭 주파수를 갖는 마스터 클럭과 재동기화 하기 위한 방법에 있어서,
    재동기화 클럭 주파수에서, 선정된 횟수마다 마스터 클럭 값과 수신된 데이터 클럭 값을 비교하여 비교 결과를 발생하는 단계와,
    상기 비교 결과에 응답하여, 상대 위상 표시자를 발생하는 단계와,
    선정된 위상 이동 임계치를 초과하는 상기 상대 위상 표시자와 상기 수신된 데이터 클럭의 상승 에지로 클럭킹된 상기 수신된 데이터 스트림에 응답하여, 상기 마스터 클럭의 상승 에지에서 상기 수신된 데이터 스트림을 샘플링하여 재동기화 데이터 스트림을 발생하는 단계
    를 포함하는 수신된 데이터 스트림 재동기화 방법.
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