KR100281251B1 - 가로형 절연게이트 바이폴라 트랜지스터 - Google Patents

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가나이 쓰도무
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Abstract

가로형 절연게이트 바이폴라 트랜지스터는 그내에 베이스층(13)과 콜렉터층(14)을 구비한 드리프트 영역(12)을 갖는다. 에미터층(15)은 베이스층에 형성된다. 제어전극(4)과 게이트 절연층(5)을 포함한 게이트전극구조(4,5)는 베이스층(13)과 접촉하고, 드리프트층(12)과 에미터층(15)과도 접촉한다. 에미터 전극(2)은 에미터층(15)에 접촉하고, 베이스층(13)과 콜렉터 전극(3)은 콜렉터층(14)에 접촉한다. 에미터와 콜렉터 전극(2,3)은 연장되고, 그들의 저항 퍼 유닛 길이의 비율은 0.5내지 2.0비율에 있다. 이것은 전극(2,3)을 따라 부분적인 높은 전류밀도를 줄이는 것이 가능하여 기생 사이리스터에 기인한 래치-업의 위험을 줄인다. 콜렉터와 에미터 전극(2,3)은 같은 폭과 두께로 될 수 있고, 또는 다른 폭과 두께로 될 수 있고, 각각 보조부분을 가질 수 있어서, 그들의 저항 퍼 유닛 길이는 바람직한 범위내에 있다. 이러한 복수의 트랜지스터는 배열에서 함께 제조될 수 있다.

Description

가로형 절연게이트 바이폴라 트랜지스터
제1도는 본 발명의 제1실시예에 따른 가로형 절연게이트 바이폴라 트랜지스터 배열의 평면도.
제2도는 제1도의 선 A-A′을 따른 단면도.
제3도는 제1도의 트랜지스터 배열에서 전류의 흐름을 설명하는 도식적 평면도.
제4도는 제1도 내지 제3도의 실시예에서 래치업 전류와 콜렉터 전극 대 에미터 전극의 폭의 비율 사이의 관계를 보이는 그래프.
제5도는 본 발명의 제2실시예인 가로형 절연게이트 바이폴라 트랜지스터의 단면도.
제6도는 본 발명의 제3실시예인 가로형 절연게이트 바이폴라 트랜지스터의 단면도.
제7도는 본 발명의 제4실시예인 가로형 절연게이트 바이폴라 트랜지스터의 단면도.
제8도는 본 발명의 제5실시예인 가로형 절연게이트 바이폴라 트랜지스터의 단면도.
제9도는 본 발명의 제6실시예인 가로형 절연게이트 바이폴라 트랜지스터의 단면도.
제10도는 본 발명에 따른 가로형 절연게이트 바이폴라 트랜지스터에 사용되는 3상 인버터 IC의 도식적인 블럭도;
제11도는 제10도의 인버터의 부품이 집적된 반도체 칩의 레이아웃.
본 발명은 가로형 절연게이트 바이폴라 트랜지스터에 관한 것이다.
절연 게이트 바이폴라 트랜지스터(이하에 IGBT라 언급함)는 예를 들어, 드리프트 영역으로 사용되는 반도체 기판을 구비하고, 상기 기판은 제1도전 형태(예를들어, n-형 )이다. 다른 도전 형태(예를 들어, p-형)의 베이스 영역은 기판의 한 표면에 형성되고, 기판과 동일한 도전 형태의 에미터 영역은 베이스 영역내에 형성된다. 콜렉터 영역은 기판의 반대표면에 형성될 수 있고, 이 콜렉터 영역은 베이스 영역과 동일한 도전 형태이다.
에미터 전극은 에미터 영역상에 제공되고, 상기 에미터 전극은 베이스영역과 접촉한다. 콜렉터 전극은 콜렉터 영역상에 제공된다. 베이스 영역과 에미터 영역과 드리프트 영역을 접촉하는 게이트 전극 및 절연막에 의하여 형성된 게이트 전극구조가 제공된다.
정(+)전위가 이러한 IGBT의 게이트 전극에 인가되면, 절연막 아래의 베이스 영역의 표면은 n-형 도전 형태로 반전되어, 채널을 형성한다. 이 경우에, 콜렉터 전극이 에미터 전극보다 높은 전위를 가질 때, 전자는 채널과 드리프트 영역을 통하여 에미터 영역에서 콜렉터 영역으로 이동한다. 콜렉터 영역에 도달한 전자는 콜렉터 영역으로부터 정공의 주입을 촉진한다. 이것은 도전성 변조로 인하여 드리프트 영역의 저항을 줄인다. 따라서, 이 구조는 콜렉터 영역이 드레인 영역으로 바뀐다는 점에서 MOSFET와 유사하다, 그러나, 온 상태에서 IGBT의 저항은 상응하는 MOSFET의 저항보다 낮다.
이러한 장치가 제조될 때, 콜렉터 영역이 다른 영역으로부터 기판의 반대 표면에 형성하는 것이 불편하였으며, 따라서 베이스, 에미터와 콜렉터 영역이 기판의 동일 표면상에 있는 가로형 구조로 IGBT를 형성하는 것이 제안되어, 전극 또한 그 기판의 공통 표면상에 놓일 수 있다. 이러한 가로형 절연게이트 바이폴라 트랜지스터의 예는 미합중국 특허 제4,933,740호에 보인다.
미합중국 특허 제4,933,740호에서, 이러한 다수의 가로형 절연 게이트 바이폴라 트랜지스터는 인접 트랜지스터가 서로 거울상이 되는 배열로 함께 형성된다. 따라서 소정의 트랜지스터에 대하여 한 측면상에 인접 트랜지스터는 소정의 트랜지스터와 공통의 에미터 영역을 가지고, 다른 측면상에 인접한 트랜지스터는 소정의 트랜지스터와 공통의 콜렉터 영역을 갖는다. 트랜지스터의 에미터와 콜렉터 전극의 배열은 통합될 수 있고, 전기적으로 연결된다. 더욱이, 각 트랜지스터의 에미터와 콜렉터 전극은 연장된다.
IGBT를 통해 흐를 수 있는 전류에는 한계가 있다. 다수의 IGBT로된 어레이를 제공하고 또한 이 어레이내에서 각 IGBT가 차지하는 면적을 가능한 한 적게 하여 단위 면적당 어레이의 전류 수송 능력을 증가시키기는 것이 바람직하다. 그러나, 본 발명의 발명자에 의해 문제점이 발생함이 발견되었다. 가로형 IGBT의 콜렉터 전극과 에미터 전극 사이에는 충분히 큰 전류가 흐를 때, 에미터 영역의 정공 전류 및 측면 저항이 큰 전압 강하가 초래한다. 이것은 에미터 영역과 베이스영역 사이의 PN 접합이 순방향으로 바이어스되게 한다. 결과적으로, 전자는 에미터 영역에서 베이스영역으로 주입되고, 이는 에미터 영역, 베이스 영역, 드리프트 영역과 콜렉터 영역으로 형성된 기생 사이리스터(thyristor)의 효과를 발생시킨다. 전자가 에미터 영역으로부터 베이스영역으로 주입될 때, 기생 사이리스터가 턴온되고, 그러면 전류는 게이트 전극에 의해 제어되지 않는다. 이 효과를 “래치-업”이라 일컫는다.
미합중국 특허 제4,933,740호에 기술된 가로형 절연게이트 바이폴라 트랜지스터 배열 형태에서 더욱 심각한 래치업의 문제가 본 발명자에 의해 발견되었다. 이배열에서, 빗의 빗살이 에미터 또는 콜렉터 전극이 되고 이러한 빗살들은 에미터와 콜렉터 전극구조를 형성하도록 연결되는 “빗(comb)”을 형성하기 위하여 트랜지스터의 통합 에미터와 콜렉터 전극에 의해 형성된 구조가 고려될 수 있다. 에미터와 콜렉터 전극으로 형성된 빗은 한 빗의 빗살이 다른 빗의 빗살 사이의 공간으로 연장되도록 위치된다.
미합중국 특허 제4,933,740호에 기술된 구조에서, 콜렉터 전극에 의해 형성된 빗의 빗살은 전극의 연장방향과 수직방향으로 에미터 전극의 빗살의 폭보다 상당히 작은 폭을 갖는다. 상기 두 전극이 대략 같은 두께를 가지기 때문에, 전극의 연장방향에서 콜렉터 전극 빗살의 단위 길이당 저항이 에미터 전극의 단위 길이 당 저항보다 상당히 크다. 따라서, 에미터 전극을 따라서 콜렉터 전극의 빗살의 루트로부터 에미터 전극의 빗살의 단부까지의 전류 저항은 콜렉터 전극을 따라서 콜렉터 전극의 빗살의 단부로부터 에미터 전극의 빗살의 루트까지의 전류 저항보다 크다. 따라서, 에미터 전극 빗살의 끝에서의 전류밀도는 다른 영역보다 높고, 상기 장치의 그 부분에서 발생하는 래치-업의 위험을 증가시킨다.
이 효과의 발견이 본 발명을 만들게 하는 요인이 되었다.
가장 일반적인 것에서, 본 발명은 연장된 에미터와 콜렉터 전극은 전극의 길이를 따라 상당한 전류 밀도 분포가 없는 것을 제안한다. 전극의 길이를 따라 에미터와 콜렉터 사이의 전류의 변화는 가능하나, 본 발명은 변화가 50% 보다는 크지 않은 것을 제안한다.
전류를 제어하기 위하여 본 발명의 한 특징은 에미터와 콜렉터 전극의 단위 길이당 저항이 0.5 내지 2.0범위, 바람직하게 0.8내지 112비율임을 제안한다.
에미터 또는 콜렉터중의 하나의 전극의 단위 길이당 저항이 일반적으로 전극의 면적에 비례하기 때문에, 대략 같은 두께의 에미터와 콜렉터 전극을 제공하는 것과 거리가 요구된 범위에 있도록 전극의 폭을 선택하는 것이 가능하다. 이러한 장치는 래치-업의 위험을 산출하나, 콜렉터 전극의 폭은 미합중국 특허 제4,933 740호에 도시된 구조에 상대적으로 감소되고 그러면 트랜지스터의 유닛의 밀도가 배열에서 감소되는 단점을 가진다.
따라서, 대안은 미합중국 특허 제4,933,740호에 기술된 바와같이 폭이 다른 콜렉터와 에미터 전극을 제공하나, 단면적의 비가 요구된 범위에 있도록 전극의 두께를 선택하는 것이다. 그러므로, 콜렉터 전극에서 필요한 폭이 에미터 전극보다 작기 때문에 콜렉터 전극은 보다 큰 두께를 가질 것이다. 그러나, 두께가 차이 나게 하는 것은 제조상 어려움이 따른다.
따라서, 에미터와 콜렉터 전극중 하나 또는 두개 모두가 보조부분을 가질 수 있고, 이것의 형태는(보조부분을 포함한) 전극의 단위 면적당 전체 저항의 비율이 요구된 범위에 있도록 결정된다. 이것을 성취하기 위해 콜렉터와 에미터 전극의 1개 또는 2개 모두의 주요 및 보조부분은 서로 다를 수 있다. 콜렉터 전극이 보통 에미터 전극보다 작기 때문에, 주요 부분 보다 작은 보조부분을 가진 에미터 전극을 제공하는 것이 일반적으로 필요하다.
적어도 콜렉터 전극이 드리프트 영역위로 연장하는 것과, 절연층에 의해 드리프트 영역으로부터 분리되는 것이 또한 바람직하다, 이것은 “필드 플레이트” 효과를 준다.
본 발명은 가로형 절연게이트 바이폴라 트랜지스터에 관한 것이나, 예를 들어 미합중국 특허 제4,933,740호에서와 같은 트랜지스터의 배열에도 본 발명은 구현될 수 있다.
가로형 절연게이트 바이폴라 트랜지스터에서, 드리프트층은 베이스와 콜렉터층과는 다른 도전 형태이다. 이 명세서에서, 도전 형태라는 용어는 반도체 재료의 도펀트(dopant)의 형태를 언급하는 것이며, 반도체 재료의 도펀트 농도가 다르더라도 영역은 같은 도전 형태가 될 수 있다. 따라서, 예를 들어 베이스와 콜렉터는 다른 도펀트 농도를 가질 수 있다. 더욱이, 트랜지스터의 하나이상의 영역내에서 도펀트 농도가 가변될 수 있다.
본 발명의 실시예는 도면을 참조로 예를들어 자세히 설명될 것이다.
제1도와 2도는 본 발명에 따른 가로형 연게이트 바이폴라 트랜지스터의 제1 실시예를 설명하는 평면도와 수직단면도이다.
제1도와 2도에서 반도체 기판은 주요 표면(11)에 이웃한 n-형 전기 도전 형태 드리프트 영역(12)을 형성한다. 주요 표면(11)으로부터 드리프트 영역(12)으로 연장된 베이스 층(13)과 콜렉터층(14)은 서로에 대해 분리되어 드리프트 영역(12) 보다 높은 불순물 농도를 갖는다. n-형 전기도전 형태 에미터층(15)은 주요표면(11)으로부터 베이스층(13)으로 연장되고, 베이스층(13) 보다 높은 불순물 농도를 갖는다. 베이스층(13)과 콜렉터층(14)은 줄무늬(stripe)형태로 되어, 그것들은 “연장 방향”으로 언급된 방향으로 연장되고, 그들의 연장방향과 직각 방향으로 번갈아 가면서 배열된다. 에미터층(15)은 줄무늬 형태로 되어, 이러한 2개의 에미터층(15)은 에미터층의 연장방향이 베이스층(13)의 연장방향과 동일하게 되는 방법으로 각 베이스층에 배열된다.
에미터 층(15)과 접촉하는 빗살(2a)을 가지는 빗모양 에미터 전극구조(2)는 베이스영역(13)을 따라 그리고 주요 표면(11)상의 베이스영역(13)으로서 형성된다. 콜렉터층(14)과 접촉하는 빗살(3a)을 구비한 빗모양 콜렉터 전극구조(3)는 주요 표면(11)상의 콜렉터층(14)을 따라 형성된다. 게이트전극(4)은 주요 표면(11)상에 및 베이스층(13), 베이스층(13)의 양측면 위의 드리프트 영역(12)과 에미터층(15)위에 형성된다. 게이트전극(4)과 주요표면 사이에 게이트 절연막(5)이 있다. 제1절연막은 드리프트영역(12) 위와, 에미터 전극 구조(2)가 없는 에미터층(15)부분의 위와, 콜렉터 전극구조(2)가 없는 콜렉터층(14) 부분의 위와, 그리고 게이트 전극(4)위에 형성된다. 에미터 전극구조(2)의 빗살(2a)과 콜렉터 전극구조(3)의 빗살은 제1절연막(6)상으로 연장되어 드리프트영역(12)에 도달한다. 결과적으로, 빗살(2a)과 빗살(3a)은 제1도에 보이듯이 그들의 연장방향과 수직 방향으로 장치를 따라 번갈아 가면서 형성된다. 더욱이 에미터 전극구조(2)의 빗살(2a)과 콜렉터 전극구조(3)의 빗살(3a)은 대략 같은 두께(Te=Tc)를 가지고 거의 같은 폭(연장방향과 직각인 방향의 폭, 2Le = 2Lc)을 구비한 동일 재료로 만들어진다. 따라서, 나란히 늘어선 다수의 트랜지스터 유닛으로된 어레이가 형성된다. 제1도의 선 A-A′와 제2도의 단면도는 이러한 한 유닛을 설명한다. 상기 유닛은 드리프트 영역(12)부분에 의해 형성된 제1반도체 영역, 베이스층(13)의 (그것의 연장방향과 수직방향으로)반으로 형성된 제2반도체영역, 콜렉터층(14)의(그것의 연장방향과 수직방향으로)반으로 형성된 제3반도체 영역, 그리고 1개의 에미터층(15)을 포함한다. 그러므로, 한 트랜지스터 유닛을 위한 콜렉터 전극의 폭은 Lc이고 에미터 전극의 폭은 Le이다(제2도).
위의 구성에 설명된 구조를 가지면, 연장방향에서 단위 길이 당 콜렉터 전극구조(3)의 빗살형 부분의 배선 저항(Rc)은 연장방향에서 단위 길이당 에미터 전극 구조(2)의 빗살(2a)의 배선 저항(Re)과 거의 같다, 그러므로, 장치가 턴온될 때, 콜렉터 전극구조(3)의 빗살(3a)로부터 에미터 전극구조(2)의 빗살(2a)로 실제로 균일한 밀도로 전류가 흐른다. 따라서, 전류 밀도는 국부적으로 높은 영역을 갖지 않는다.
따라서, 제3도에 보이듯이, 콜렉터층(14)의 측면을 따른 전류밀도는 에미터 층(13)의 측면을 따른 전류밀도와 대략 같아져서 성능을 개선시키고, 래치-업을 방지하는데 도움이 된다.
제4도는 에미터 전극구조(2)의 다양한 폭(2Le), 콜렉터 전극구조(3)의 다양한 폭(2Lc), 그리고 전극의 다양한 길이를 구비한 IGBT 들을 사용하여 본 발명자에 의해 시험된(전극의 단위 길이당 전류로서 간주된) 래치-업 전류의 결과를 나타낸다. Lc/Le가 0.5와 2.0사이에 놓일 때 래치-업 방지효과가 가장 눈에 띠게 나타남이 밝혀진다. Lc/Le는 바람직하기로는 0.8 내지 1.2 범위이다.
더욱이, 에미터 전극구조(2)와 콜렉터 전극구조(3)가 필드 플레이트 구조에서 제1절연막(6)을 경유하여 드리프트 영역(12)으로 연장되기 때문에 개선된 항복 전압이 획득된다.
또한, 에미터 전극구조(2)의 빗살(2a)과 콜렉터 전극구조의 빗살(3a)은 동일한 재료로 만들어지고, 거의 같은 두께(Te=Tc)와 거의 같은 폭(연장 방향과 직각인 방향에서 2Le=2Lc)을 갖는다. 따라서, 전극은 단순화된 단계로 형성될 수 있고 배선 저항은 단위길이당 서로 거의 동일하게 설정될 수 있다.
에미터와 콜렉터층 사이의 전류밀도의 변화는 연장방향에서 가능한 한 작을것, 바람직하게는 0일 것이 요구된다. 이것은 제조의 정밀도, 특히 각 트랜지스터 의 두께(Tc, Te)와 폭(Lc, Le)의 정밀도에 의존하기 때문에, 전류밀도에 약간의 변화는 있을 수 있다. 그러나. 이러한 변화는 50% 보다는 작아야 한다.
제5도는 본 발명의 제2실시예의 가로형 절연게이트 바이폴라 트랜지스터를 설명하는 수직 단면도이다. 제1도에서, 콜렉터 전극구조(3)의 빗살(3a)은 드리프트 영역(12)의 상당한 부분 위로 연장되고 빗살(3a)과 드리프트 영역(12) 사이에 제1절연막(6)이 있고 콜렉터 전극구조(3)의 빗살(3a)의 폭은 에미터 전극구조(2)의 빗살(2a)의 폭과 대략 같다. 따라서, 필드 플레이트 효과가 떨어지며 이는 항복 전압 문제를 야기시킬 수 있다. 콜렉터 전극(3)의 빗살(3a)의 폭을 증대시키기 위하여 콜렉터층(14)의 폭을 증대할 수 있다. 그러나, 이 경우에는 A-A′로 표시된 유닛 IGBT의 크기가 증대되어, 단위 IGBT의 집적도가 축소될 것이 요구될 때 문제점이 발생한다. 제5도의 실시예는 이들 문제를 해결하는 것으로, 드리프트 영역(12)과 제1절연막(6) 및 콜렉터 영역(14)의 일부 사이에서 게이트 절연막(5)보다 두꺼운 제2절연막(7)을 형성하고, 이 제2절연막(7)위에 게이트 전극(4)의 일부를 연장시킨 구조를 취한 것이다. 이 구조로 전계는 게이트전극(4)과 에미터전극구조(2)에 의하여 단계적으로 감소되고, 높은 항복 전압을 갖는 IGBT가 제1도의 것과 같은 크기의 것으로 성취될 수 있다.
물론, 에미터 전극구조(2)의 빗살(2a)의 폭(2Le)은 제1도와 2도와 같은 방법으로 콜렉터 전극구조(3)의 빗살(3a)의 폭(2Lc)과 대략 같게 놓여져서, 래치-업 방지성능이 향상된다.
제6도는 본 발명의 제3실시예의 가로형 절연게이트 바이폴라 트랜지스터를 설명하는 수직 단면도이다. 이 실시예는 앞에 언급했듯이, 항복전압과 집적도가 줄어든 제1도의 실시예와 관련된 문제점을 해결하기 위한 것이다. 이 실시예는 제1도와 2도와는 콜렉터 전극구조(3)의 빗살(3a)이 에미터 전극구조(2)의 빗살(2a)보다 큰 두께와 작은 폭을 갖는다는 점에서 다르다. 연장방향과 직각 방향에서 두전극의 빗살의 단면적은 본 발명의 원리에 따라 대략 같다. 이 구조로, 콜렉터 전극구조(3)의 빗살(3a)의 폭(2Lc)이 작더라도, 에미터 전극구조(2)의 빗살(2a)의 단면적이 콜렉터 전극구조(3)의 두께의 증대로 콜렉터 전극구조(3)의 빗살(3a)의 단면적과 실제로 같게 설정될 수 있고, 단위 길이당 빗살의 저항이 서로 같게 될 수 있어서, 래치-업의 위험을 줄이고 높은 항복 전압과 고집적이 이룩될 수 있다.
제7도는 2층(layer) 배선기술을 이용한 본 발명의 제4실시예의 가로형 절연게이트바이폴라 트랜지스터를 설명하는 수직 단면도이다. 이 실시예는 제3절연막(8)이 에미터 전극구조(2)와, 콜렉터 전극구조(3)와, 그리고 상기 2 전극사이에 노출된 제1절연막(6)위에 형성되는 점에서 제1도 및 제2도의 실시예와는 다르다. 또한, 에미터 전극은 보조부분(21)을 가지고, 콜렉터 전극은 보조부분(31)을 갖는다. 보조 부분들(21, 31)은 적어도 에미터 전극구조(2)의 빗살(2a)과 콜렉터 전극 구조(3)의 빗살(3a)과 전기적으로 접촉하고, 제3절연막(8)위로 연장된다. 따라서, 이 실시예는 제1절연막(6)상에 연장된 에미터 전극구조(2)의 빗살(2a)이 증대된 크기를 갖고, 제1절연막(6)위로 연장된 콜렉터 전극구조(3)의 빗살(3a)이 축소된 크기를 갖는다는 점에서 제1도 및 제2도의 실시예와 다르다.
에미터 전극의 보조부분(21)과 콜렉터 전극의 보조부분(1)은 같은 재료로 만들어지고 실질적으로 같은 두께를 갖는다. 따라서, 보조전극은 과도한 수의 공정단계 없이 쉽게 형성될 수 있다. 더욱이, 콜렉터 전극의 보조부분(31)의 폭(2Lc2)은 콜렉터 전극의 주요 부분의 빗살(3a)의 폭(2Lc1)과 대략 같고, 에미터 전극의 보조부분(21)의 폭(2Le2)은 에미터 전극의 주요부분의 빗살(2a)의 폭(2Le1) 보다 작다. 따라서, 연장방향과 직각 방향으로 에미터 전극의 주요 부분의 빗살(2a)과 에미터 전극의 보조 부분(21)의 단면적의 합은 연장방향과 직각방향으로 콜렉터 전극의 주요 부분의 빗살(3a)과 콜렉터 전극의 보조 부분(31)의 빗살(3a)의 단면적의 합과 대략 같다. 따라서, 에미터 전극 구조(2)의 빗살(2a)의 상대적 폭은 증대되고, 콜렉터 전극 구조(3)의 빗살(3a)의 상대적 폭은 감소된다. 다시말해 이 실시예의 외형은 쉽게 제조될 수 있는 가로형 절연게이트 바이폴라 트랜지스터를 만들 수 있게 하고, 부가하여 래치-업 위험의 축소와 항복전압과 집적도 개선을 가능하게 한다.
더욱이, 이 실시예로 에미터 전극의 보조부분(21)과 콜렉터 전극의 보조부분(31)의 폭(21e2, 2Lc2)이 제어되어, 콜렉터 전극의 빗살(3a)의 배선저항이 필드 플레이트 효과를 고려할 필요없이 에미터 전극의 빗살(2a)의 배선저항과 대략 같게 될 수 있다. 따라서, 본 발명의 목적은 종래의 2층 배선 기술에 의하여 쉽게 성취될 수 있다.
제7도는 본 발명의 제5실시예인 2층 배선 기술을 사용한 가로형 절연 게이트 바이폴라 트랜지스터의 수직 단면도이다. 제8도의 실시예는 제5도와 유사한 구조를 가지나, 제7도에 보인 에미터 전극의 보조부분(21)과 콜렉터 전극의 보조부분(31)이 추가된다. 이러한 구조는 전계가 제7도의 실시예에서보다 더 큰정도로 줄어들 수 있게 하고, 그래서 항복전압에서 더 큰 증대가 획득될 수 있다.
제9도는 본 발명에 따른 가로형 절연게이트 바이폴라 트랜지스터가 유전체 절연 기판(7)에 형성된 제6실시예를 설명하는 수직 단면도이다. 유전체 절연기판(9)은 예를 들어 폴리실리콘과 실리콘 산화막(92)을 경유하여 실리콘 산화막(92)상에 지지된 단일 결정 아일랜드(island)(93)로 구성된 지지부재(71)를 포함한다. 가로형 절연게이트 바이폴라 트랜지스터는 단일 결정 아일랜드(93)에 형성된다. 제9도에서 가로형 절연게이트 바이폴라 트랜지스터는 제1도의 실시예와 같은 구조를 갖고, 제1도와 대응하는 부분은 같은 참고번호로 나타낸다. 이러한 구조는 200V 보다 높은 항복전압을 갖는 IGBT를 집적시키는데 채택된다. 그러나, 유사한 구조는 유전체 분리 기판을 사용할 수 있으나, 가로형 절연게이트 바이폴라 트랜지스터는 제4도 내지 제8도중 어느 하나에 상응하는 구조를 갖는다. 지지 부재(91) 대신 단일 실리콘 결정 또는 무기산을 사용하거나 실리콘 산화막(92) 대신 다른 무기 산화물, 유기 또는 무기 접착제를 사용하는 것이 가능하다, 더욱이, 낮은항복전압을 갖는 IGBT가 집적되어 제조될 경우는 유전체 분리형 기판 대신에 pn-분리형 구조가 사용될 수 있다.
제10도와 제11도는 각각 본 발명의 가로형 절연게이트 바이폴라 트랜지스터를 사용하는 높은 항복전압 3상 인버터 집적회로의 블록도 및 칩 설계도이다. 1개의 IC 기판(유전 분리된 기판)에는 6개의 IGBT( 101a, 101b, 101c, 101d, 101e, 101f), 6개의 다이오드(102a, 102b, 102c, 102d, 102e, 102f), 및 제어 회로(103)가 집적된다. 이 구조는 정류/평활회로(106)를 경유하여 예를 들어 100볼트의 상용 전원(105)에 연결된 상기 단일 IC를 사용하여 모터(104)를 인버터 제어하기 위한 구동회로를 제공한다. 이 경우에, 상용 전원(105)으로부터 정류된 약 140볼트의 DC 전압이 1GBT에 인가된다. 이러한 목적을 위해, IGBT는 약 250볼트의 항복전압을 가져야 한다. 인버터 집적 회로의 작동은 마이크로 컴퓨터(107)에 의해 제어된다.
더욱이, 예를 들어 50W의 모터(104)를 위해, 약 1A의 전류가 각1GBT로부터 출력되어야 한다. 본 발명에 따른 가로형 절연게이트 바이폴라 트랜지스터는 래치-업의 발생없이 대용량 전류를 제어하여 적당한 항복전압의 유지를 쉽게 할 수 있고, 집적된 형태로 제조하기가 적당하고 높은 항복전압 3상 인버터 IC를 형성하기에 적당하다.
본 발명은 위에 나타낸 실시예의 방법으로 기술되었으나 본 발명은 이것에 제한되지는 않는다는 것을 주목해야한다.
본 발명은 래치-업 방지가 개선되고, 항복전압과 집적도의 손상없이 대용량 전류를 제어할 수 있는 가로형 절연게이트 바이폴라 트랜지스터를 획득하는 것이 가능하다.

Claims (20)

  1. 주요 표면(11)을 구비한 제1도전 형태의 제1반도체 영역(12) ; 소정 방향으로 연장되고 상기 소정 방향에 대해 교차하는 방향으로 이격되어있고 상기 각 주요 표면(11)으로부터 상기 제1반도체영역(12)으로 연장되는, 제2도전 형태의 각 제2 및 제3반도체 영역(13, 14); 상기 주요 표면(11)에서 상기 제2반도체영역(13)으로 연장된 제4반도체영역(15); 상기 제1, 제2와 제4반도체 영역(12, 13, 15)과 접촉하고 상기 주요표면(11) 상에 있는 절연 게이트 구조(4, 5); 상기 제2와 제4반도체 영역(13, 15)과 전기적으로 연결되고, 상기 소정 방향으로 연장되는 제1주요 전극(2); 및 상기 제3반도체 영역(14)과 전기적으로 연결되고 상기 소정 방향으로 연장되는 제2주요 전극(3)을 포함하는 가로형 절연게이트 바이폴라 트랜지스터에 있어서, 상기 제1과 제2주요 전극(2, 3)의 소정 방향으로의 단위 길이 당 저항 비율은 0.5 내지 2.0의 범위인 것을 특징으로 하는 가로형 절연게이트 바이폴라 트랜지스터.
  2. 제1항에 있어서, 상기 범위는 0.8내지 1.2인 것을 특징으로 하는 가로형 절연게이트 바이폴라 트랜지스터.
  3. 제1항 또는 2항에 있어서, 상기 제1과 제2주요 전극(2, 3)은 상기 주요 표면(11)과 수직인 방향에서 실질적으로 동일한 두께(Tc, Te)를 갖고, 상기 제1 및 제2주요 전극(2, 3)의 폭(Lc, Le)의 비율은, 상기 주요 표면에 평행하고 상기 소정 방향과 수직인 방향에서, 0.5내지 2.0의 범위인 것을 특징으로 하는 가로형 절연 게이트 바이폴라 트랜지스터.
  4. 제1항 또는 2항에 있어서, 상기 제1과 제2주요 전극(2, 3)은 상기 주요 표면에 평행하고 상기 소정방향과 수직인 방향에서 다른 폭(Lc, Le)을 갖고 상기 주요 표면과 수직인 방향에서 상기 제1 및 제2주요 전극(2, 3)의 두께(Lc, Le)는 상기 제1및 제2주요 전극의 단면적의 비율이 0,5내지 2.0의 범위 내에 있게 하는 두께인 것을 특징으로 하는 가로형 절연 게이트 바이폴라 트랜지스터.
  5. 주요 표면(11)을 구비한 제1도전 형태의 제1반도체 영역(12); 소정 방향으로 연장되고 상기 소정 방향에 대해 가로 방향으로 이격되어 있고 상기 각 주요 표면(11)으로부터 상기 제1반도체영역(12)으로 연장되는 제2도전 형태의 각 제2 및 제3반도체 영역(13, 14); 상기 주요 표면(11)에서 상기 제2반도체 영역(13)으로 연장된 제4반도체 영역(15); 상기 제1, 제2와 제4반도체 영역(12, 13, 15)과 접촉하고 상기 주요표면(11) 상에 있는 절연 게이트 구조(4, 5) ; 상기 제2와 제4반도체 영역(13, 15)과 전기적으로 연결되고, 상기 소정 방향으로 연장되는 제1주요 전극(2), 및 상기 제3반도체 영역(14)과 전기적으로 연결되고, 상기 소정 방향으로 연장되는 제2주요 전극(3)을 포함하는 가로형 절연게이트 바이폴라 트랜지스터에 있어서, 상기 제1과 제2주요 전극(2,3)은 상기 소정의 방향과 수직인 상기 제2와 제3반도체 영역(13, 14)사이의 전류가 상기 소정의 방향에서 상기 제1과 제2반도체 영역의 길이를 따라 50% 미만에서 변화되도록 구성되는 것을 특징으로 하는 가로형 절연게이트 바이폴라 트랜지스터.
  6. 주요 표면(11)을 구비한 제1도전 형태의 제1반도체 영역(12); 소정 방향으로 연장되고 상기 소정 방향에 대해 가로 방향으로 이격되어 있고 상기 각 주요 표면(11)으로부터 상기 제1반도체영역(12)으로 연장되는 제2도전 형태의 각 제2 및 제3반도체 영역(13, 14) ; 상기 주요 표면(11)에서 상기 제2반도체 영역(13)으로 연장된 제4반도체 영역(15); 상기 제1, 제2와 제4반도체 영역(12, 13, 15)과 접촉하고 상기 주요표면(11) 상에 있는 절연 게이트 구조(4, 5); 상기 제2와 제4반도체 영역(13, 15)과 전기적으로 연결되고, 상기 소정 방향으로 연장되는 제1주요 전극(2) ; 및 상기 제3반도체 영역(14)과 전기적으로 연결되고, 상기 소정 방향으로 연장되는 제2주요 전극(3)을 포함하는 가로형 절연게이트 바이폴라 트랜지스터에 있어서, 상기 제1과 제2주요 전극은 상기 소정 방향에 수직인 상기 제2와 제3반도체 영역(13, 14)사이의 전류가 상기 소정 방향에서 상기 제1 및 제2반도체 영역의 길이를 따라 50% 미만에서 변화되도록 선택된 저항을 갖는 것을 특징으로 하는 가로형 절연게이트 바이폴라 트랜지스터.
  7. 제5항 또는 제6항에 있어서, 상기 제1과 제2주요 전극(2, 3)은 상기 주요 표면(11)과 수직 방향에서 실질적으로 동일한 두께(Tc, Te)를 갖고, 상기 제1 및 제2주요 전극(2, 3)의 폭(Lc, Le)의 비율은 상기 주요 표면(11) 및 상기 소정 방향과 수직 방향에서 상기 전류의 변화를 결정하는 것을 특징으로 하는 가로형 절연게이트 바이폴라 트랜지스터.
  8. 제5항 또는 제6항에 있어서, 상기 제1 및 제2주요 전극(2, 3)은 상기 주요 표면(11)과, 상기 소정 방향과 수직인 방향에서 서로 다른 폭(Lc, Le)을 가지고, 상기 제1및 제2주요 전극두께(Tc, Te) 비율은 상기 소정 방향과 수직 방향에서 상기 전류의 변화를 결정하는 것을 특징으로 하는 가로형 절연 게이트 바이폴라 트랜지스터.
  9. 제1, 2, 5, 또는 6항에 있어서, 상기 각 제1과 제2주요 전극(2, 3)은 주요 부분과 보조 부분(21, 31)을 포함하고, 상기 주요 및 보조 부분은 전기적으로 연결되고, 절연층(8)에 의해 최소한 부분적으로 분리되는 것을 특징으로 하는 가로형 절연게이트 바이폴라 트랜지스터.
  10. 제9항에 있어서, 상기 주요 표면(11)에 평행하고 상기 소정 방향에 수직인 방향에서 상기 제1주요 전극(2)의 상기 주요 및 보조 부분의 폭(Le1, Le2)은 서로 다른 것을 특징으로 하는 가로형 절연게이트 바이폴라 트랜지스터.
  11. 제10항에 있어서, 상기 주요 표면(11)에 평행하고 상기 소정 방향과 수직인 방향에서, 상기 제2주요 전극(3)의 상기 주요 및 보조 부분의 폭(Lc1, Lc2)은 실질적으로 동일한 것을 특징으로 하는 가로형 절연게이트 바이폴라 트랜지스터.
  12. 제1항, 제5항 또는 제6항중 어느 한 항에 있어서, 상기 제1주요 전극(2)은 최소한 부분적으로 상기 절연 게이트 구조(4, 5)위로 연장되고, 절연층(6)에 의해 분리되는 것을 특징으로 하는 가로형 절연게이트 바이폴라 트랜지스터.
  13. 제1항, 제5항 또는 제6항중 어느 한항에 있어서, 상기 절연 게이트 구조는 상기 제1, 제2와 제4영역(12, 13, 15)과 접촉하는 주요 표면(11)상에 있는 게이트 절연층(5)과, 상기 게이트 절연층(5)상에 있는 제어 전극(4)을 포함하는 것을 특징으로 하는 가로형 절연게이트 바이폴라 트랜지스터.
  14. 제13항에 있어서, 상기 게이트 절연층(5)에 인접한 주요 표면(11) 상에 절연층(7)을 더 포함하고, 상기 제어 전극(5)의 일부분과 상기 제2주요 전극(3)의 일부분이 상기 절연층(7)위로 연장되는 것을 특징으로 하는 가로형 절연게이트 바이폴라 트랜지스터.
  15. 제1항, 제5항 또는 제6항 중 어느 한항에 있어서, 상기 제1반도체 영역(12)은 반도체 기판인 것을 특징으로 하는 가로형 절연 게이트 바이폴라 트랜지스터.
  16. 제1항, 제5항 또는 제6항 중 어느 한항에 있어서, 상기 제1반도체영역(12)은 반도체 기판(91)에서 단일 결정 아일랜드인 것을 특징으로 하는 가로형 절연게이트 바이폴라 트랜지스터.
  17. 상기 단일 결정 아일랜드는 절연 재료로된 분리층(72)에 의해 상기 기판(91)으로부터 분리되는 것을 특징으로 하는 가로형 절연 게이트 바이폴라 트랜지스터.
  18. 제1항, 제5항 또는 제6항중 어느 한항에 따른 상기 트랜지스터 유닛을 다수개 인접시켜 이루어지는 것을 특징으로 하는 가로형 절연게이트 바이폴라 트랜지스터 조립체.
  19. 제18항에 있어서, 상기 각 유닛의 상기 제1주요 전극(2)은 전기적으로 연결되고, 상기 각 유닛의 상기 제2주요 전극(3)은 전기적으로 연결되는 것을 특징으로 하는 가로형 절연게이트 바이폴라 트랜지스터 조립체.
  20. 제1항, 제5항 또는 제6항 중 어느 한항에 있어서, 상기 트랜지스터 유닛들중 적어도 선택된 하나에 대하여, 제1인접 트랜지스터 유닛은 상기 선택된 트랜지스터 유닛의 상기 제2반도체 영역(13)과 제2주요전극(2)과 각각 통합되는 제2반도체 영역(13)과 제1주요 전극(2)을 갖고, 제2인접 트랜지스터 유닛은 상기 선택된 트랜지스터 유닛의 상기 제3반도체영역(14) 및 상기 제2주요 전극(3)과 각각 통합되는 상기 제3반도체 영역(14) 및 상기 제2주요 전극(3)을 갖고, 상기 제1반도체 영역(12)은 상기 선택된 트랜지스터 유닛과 상기 제1과 제2인접 트랜지스터 유닛에 대해 통합되는 것을 특징으로 하는 가로형 절연게이트 바이폴라 트랜지스터.
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