KR100273687B1 - Bipolar transistor and method for forming the same - Google Patents

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Abstract

PURPOSE: A bipolar junction transistor and a method for manufacturing the same are provided to reduce power consumption and improve a frequency characteristic by simplify a manufacturing process. CONSTITUTION: A buried oxide layer(22), an SOI(Silicon On Insulator) layer, and a field oxide layer(24) are formed on a silicon substrate(21). A collector region is formed by implanting n-type dopant ions into the SOI layer. A TEOS(Tetra Ethyl Ortho Silicate) layer(25) is formed thereon. A photoresist pattern is formed on the TEOS layer(25). A p- ion implantation region(27) is formed at both ends of an n- collector region(23A). The p- ion implantation region(27) is etched partially and the photoresist pattern is removed. A polysilicon layer is deposited thereon. A photoresist pattern is formed on the polysilicon layer. A n+ collector(30) and an n+ emitter(31) are formed by etching the polysilicon layer. The photoresist pattern is removed.

Description

바이폴라 트랜지스터 및 그 제조 방법{Bipolar transistor and method for forming the same}Bipolar transistor and method for manufacturing the same {Bipolar transistor and method for forming the same}

본 발명은 반도체 장치에 관한 것으로 특히, 전력 소모가 적고 높은 주파수 동작 특성을 갖는 바이폴라 트랜지스터(Bipolar Junction Transistor) 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly to a bipolar transistor (Bipolar Junction Transistor) having low power consumption and high frequency operating characteristics and a method of manufacturing the same.

일반적으로, 바이폴라 트랜지스터는 트랜지스터 동작에 전자와 정공을 동시에 이용하는 트랜지스터를 말하며, 이와 상응하는 유니폴라(unipolar) 소자인 전계효과 트랜지스터에 비하여 지연 시간이 짧기 때문에 빠른 동작 속도를 가지며 전력 소비량도 전계효과트랜지스터에 비하여 적다.In general, a bipolar transistor refers to a transistor that simultaneously uses electrons and holes for transistor operation. The bipolar transistor has a high operation speed and low power consumption compared to a corresponding unipolar device, which is a unipolar device. Less than

이러한 바이폴라 접합 트랜지스터의 우수한 특성 때문에 캐쉬 메모리 등에 사용되는 바이-씨모스(BI-CMOS)에 많이 채용되고 있으며, 바이폴라 트랜지스터 시장의 급변화에 따라 고집적, 저전력 소비, 고주파 특성을 갖는 바이폴라 접합 트랜지스터가 요구되고 있다.Due to the excellent characteristics of such bipolar junction transistors, they are widely used in BI-CMOS, which are used in cache memories, etc., and bipolar junction transistors having high integration, low power consumption, and high frequency characteristics are required according to the rapid change in the bipolar transistor market. It is becoming.

첨부된 도1a 내지 도1d는 종래 기술에 따른 자기정렬(self align) NPN 바이폴라 트랜지스터 제조 방법을 도시한 것이다.1A to 1D show a method of manufacturing a self-aligned NPN bipolar transistor according to the prior art.

먼저, 도1a에 도시한 바와 같이 실리콘 기판(11)의 소정 부위에 LOCOS(Local Oxidation of Silicon) 공정으로 소자분리막(12)을 형성하고, 상기 실리콘 기판(11)에 대해 콜렉터(collector) 형성을 위한 N형 불순물을 이온주입하여 콜렉터 영역(13)을 형성한다. 이어서, 전체 구조 상부에 제1 폴리실리콘막(14)을 증착하고, 상기 제1 폴리실리콘막(14)에 P형 불순물 도핑 공정을 실시한 후, 상기 제1 폴리실리콘막(14) 상에 화학기상증착법(chemical vapor deposition)으로 산화막(15)을 형성한다.First, as shown in FIG. 1A, the device isolation layer 12 is formed on a predetermined portion of the silicon substrate 11 by a local oxide of silicon (LOCOS) process, and a collector is formed on the silicon substrate 11. N-type impurities are implanted to form the collector region 13. Subsequently, a first polysilicon film 14 is deposited on the entire structure, a P-type impurity doping process is performed on the first polysilicon film 14, and then a chemical vapor phase is formed on the first polysilicon film 14. The oxide film 15 is formed by chemical vapor deposition.

다음으로, 도1b에 도시한 바와 같이 에미터(emitter) 형성을 위한 마스크를 사용하여 상기 산화막(15) 및 제1 폴리실리콘막(14)을 식각하여 패터닝한 다음, 열공정을 진행하여 상기 제1 폴리실리콘막(14) 내의 P형 불순물을 실리콘 기판(11)상의 콜렉터 영역(13) 내로 확산시켜 P+영역(16)을 형성하고, 전체 구조 상부에 화학기상증착(Chemical Vapor Deposition; 이하 CVD라 칭함) 방식에 의한 CVD 산화막(17)을 형성한다. 이때, 상기 P+영역(16) 형성을 위한 열공정시 전체 구조 상부에 열산화막(도시하지 않음)이 형성된다.Next, as illustrated in FIG. 1B, the oxide layer 15 and the first polysilicon layer 14 are etched and patterned by using a mask for forming an emitter, and then a thermal process is performed to form the first layer. 1 P-type impurities in the polysilicon film 14 are diffused into the collector region 13 on the silicon substrate 11 to form the P + region 16, and chemical vapor deposition (hereinafter referred to as CVD) over the entire structure. A CVD oxide film 17 is formed by the method. At this time, a thermal oxide film (not shown) is formed on the entire structure during the thermal process for forming the P + region 16.

다음으로, 도1c에 도시한 바와 같이 상기 산화막(17)을 식각하여 측벽 산화막(17a)을 형성한 다음, 상기 콜렉터 영역(13)에 P형 불순물인 붕소(Boron)를 이온주입하여 상기 P+영역(16)을 잇는 베이스(base) 영역(18)을 형성한다.Next, as illustrated in FIG. 1C, the oxide layer 17 is etched to form a sidewall oxide layer 17a, and boron, which is a P-type impurity, is implanted into the collector region 13 to form P +. A base region 18 is formed to connect the regions 16.

이어서, 도1d에 도시한 바와 같이 상기 베이스 영역(18)에 고농도의 N형 불순물을 이온주입하여 N+에미터 콘택 영역(19)을 형성하고, 전체 구조 상부에 고농도의 N형 불순물이 도핑된 제2 폴리실리콘막을 증착한 다음, 이를 패터닝하여 에미터(20)를 형성한다.Subsequently, as illustrated in FIG. 1D, a high concentration of N-type impurities are ion-implanted into the base region 18 to form an N + emitter contact region 19, and a high concentration of N-type impurities is doped over the entire structure. The second polysilicon film is deposited and then patterned to form the emitter 20.

이후, 콜렉터 및 베이스 콘택을 형성함으로써 NPN 바이폴라 접합 트랜지스터 형성을 완료한다.Thereafter, NPN bipolar junction transistor formation is completed by forming collector and base contacts.

상기와 같은 방법으로 형성되는 바이폴라 트랜지스터는 벌크(bulk) 실리콘 기판을 사용하기 때문에 높은 주파수의 트랜지스터를 얻을 수 없으며 전력 소모가 많다는 문제점이 있다. 또한, 다수의 도전층 및 여러 단계의 이온주입 공정이 필요하여 제조 공정이 복잡하다는 단점이 있다.Since the bipolar transistor formed by the above method uses a bulk silicon substrate, a high frequency transistor cannot be obtained and power consumption is high. In addition, a plurality of conductive layers and several steps of ion implantation process is required, which has the disadvantage of complicated manufacturing process.

본 발명은 상기와 같이 벌크 실리콘 기판 사용으로 인하여 높은 주파수 동작 특성을 얻을 수 없고, 전력 소모가 많고, 다수의 도전층 및 여러 단계의 이온주입 공정이 필요한 종래의 문제점을 해결할 수 있는 바이폴라 트랜지스터 및 그 제조 방법을 제공하는데 목적이 있다.The present invention is a bipolar transistor that can not solve the conventional problems that can not obtain a high frequency operating characteristics due to the use of a bulk silicon substrate as described above, high power consumption, a plurality of conductive layers and a multi-step ion implantation process and its It is an object to provide a manufacturing method.

도1a 내지 도1d는 종래 기술에 따른 자기 정렬된 NPN 바이폴라 트랜지스터 형성 공정 단면도.1A-1D are cross-sectional views of a process of forming a self-aligned NPN bipolar transistor according to the prior art.

도2a 내지 도2e는 본 발명의 일실시예에 따른 NPN 바이폴라 트랜지스터 형성 공정 단면도.2A through 2E are cross-sectional views of an NPN bipolar transistor forming process according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing

11, 22: 실리콘 기판 12: 소자분리막11, 22: silicon substrate 12: device isolation film

13: 콜렉터 영역 14, 28: 폴리실리콘막13: collector region 14, 28: polysilicon film

15, 17, 25: 산화막 17: p+영역15, 17, 25: oxide film 17: p + region

18: 베이스 영역 19: 에미터 콘택 영역18: base area 19: emitter contact area

20, 31: 에미터 22: 매몰산화막20, 31: emitter 22: investment oxide

23: SOI막 23A: n-콜렉터 영역23: SOI film 23A: n - collector region

24: 소자분리막 26, 29: 포토레지스트 패턴24: device isolation layers 26, 29: photoresist pattern

27: p-이온주입영역 30: 콜렉터27: p - ion implantation region 30: collector

상기 목적을 달성하기 위한 본 발명은 반도체 기판; 상기 반도체 기판 상에 형성된 매몰산화막; 상기 매몰산화막 상에 형성되어 그 내부에 제1 도전형의 저농도 콜렉터 영역 및 제2 도전형의 베이스 영역을 포함하는 실리콘막 패턴; 상기 실리콘막 패턴 상부에 형성된 산화막; 상기 산화막, 상기 저농도 콜렉터 영역 및 상기 매몰산화막에 접하여 형성된 폴리실리콘막 패턴으로 이루어지는 제1 도전형의 고농도 콜렉터 영역; 및 상기 산화막, 상기 베이스 영역 및 상기 매몰산화막에 접하여 형성된 폴리실리콘막 패턴으로 이루어지는 제1 도전형의 고농도 에미터 영역을 포함하는 바이폴라 트랜지스터를 제공한다.The present invention for achieving the above object is a semiconductor substrate; An investment oxide film formed on the semiconductor substrate; A silicon film pattern formed on the investment oxide film and including a low concentration collector region of a first conductivity type and a base region of a second conductivity type therein; An oxide film formed on the silicon film pattern; A high concentration collector region of a first conductivity type comprising a polysilicon film pattern formed in contact with the oxide film, the low concentration collector region, and the buried oxide film; And a first conductivity type high concentration emitter region comprising a polysilicon layer pattern formed in contact with the oxide layer, the base region, and the buried oxide layer.

또한 상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 매몰산화막 및 실리콘막을 차례로 형성하고, 소자분리 산화막을 형성하는 제1 단계; 상기 실리콘막에 제1 도전형의 불순물을 이온주입하여 제1 도전형의 저농도 콜렉터 영역을 형성하는 제2 단계; 상기 실리콘막 상부에 산화막을 형성하는 제3 단계; 상기 산화막 상에 제1 포토레지스트 패턴을 형성하는 제4 단계; 상기 제1 포토레지스트 패턴을 이온주입 마스크로 상기 실리콘막 내에 제2 도전형의 불순물을 이온주입하여 상기 저농도 콜렉터 영역 양단에 제2 도전형의 불순물 이온주입 영역을 형성하는 제5 단계; 상기 제1 포토레지스트 패턴을 식각마스크로 상기 산화막 및 상기 실리콘막을 식각하여, 그 중심부가 상기 저농도 콜렉터 영역으로 이루어지고 그 양측벽에 상기 제2 도전형의 불순물 이온주입 영역이 노출되는 패턴을 형성하는 제6 단계; 상기 제1 포토레지스트 패턴을 제거하는 제7 단계; 전체 구조 상부에 폴리실리콘막을 증착하는 제8 단계; 상기 폴리실리콘막 및 상기 패턴의 일측벽에 제1 도전형의 고농도 불순물을 경사이온주입하여 상기 패턴의 타측벽에만 상기 제2 도전형의 불순물 이온주입 영역을 잔류시킴으로써, 제1 도전형의 폴리실리콘막을 형성함과 동시에, 그 내부에 상기 저농도 콜렉터 영역 및 상기 제2 도전형 불순물 이온주입 영역으로 이루어지는 제2 도전형의 베이스 영역을 포함하는 실리콘막 패턴을 형성하는 제9 단계; 상기 폴리실리콘막 상에 제2 포토레지스트 패턴을 형성하는 제10 단계; 상기 제2 포토레지스트 패턴을 식각마스크로 상기 폴리실리콘막을 식각하여, 상기 실리콘막 패턴의 일측벽 및 상기 매몰산화막에 접하여 제1 도전형의 고농도 콜렉터 영역을 이루는 폴리실리콘막 패턴을 형성함과 동시에, 상기 실리콘막 패턴의 타측벽 및 상기 매몰산화막에 접하여 제1 도전형의 고농도 에미터 영역을 이루는 폴리실리콘막 패턴을 형성하는 제11 단계; 및 상기 제2 포토레지스트 패턴을 제거하는 제12 단계를 포함하는 바이폴라 트랜지스터 제조 방법을 제공한다.In addition, the present invention for achieving the above object, a first step of forming a buried oxide film and a silicon film on the semiconductor substrate in turn, and forming a device isolation oxide film; A second step of forming a low concentration collector region of a first conductivity type by ion implanting impurities of a first conductivity type into the silicon film; Forming an oxide film on the silicon film; A fourth step of forming a first photoresist pattern on the oxide film; A fifth step of forming an impurity ion implantation region of a second conductivity type across the low concentration collector region by ion implanting an impurity of a second conductivity type into the silicon film using the first photoresist pattern as an ion implantation mask; The oxide film and the silicon film are etched using the first photoresist pattern as an etch mask to form a pattern having a central portion of the low concentration collector region and exposing the second conductivity type impurity ion implantation regions on both sidewalls. Sixth step; A seventh step of removing the first photoresist pattern; An eighth step of depositing a polysilicon film on the entire structure; The first conductivity type polysilicon is formed by injecting a high concentration impurity of a first conductivity type into the polysilicon film and one side wall of the pattern, and leaving the impurity ion implantation region of the second conductivity type only on the other side wall of the pattern. Forming a film and simultaneously forming a silicon film pattern including a second conductivity type base region including the low concentration collector region and the second conductivity type impurity ion implantation region therein; A tenth step of forming a second photoresist pattern on the polysilicon film; The polysilicon layer is etched using the second photoresist pattern as an etch mask to form a polysilicon layer pattern forming a high concentration collector region of a first conductivity type by contacting one side wall of the silicon layer pattern and the buried oxide layer. An eleventh step of forming a polysilicon film pattern forming a high concentration emitter region of a first conductivity type in contact with the other side wall of the silicon film pattern and the buried oxide film; And a twelfth step of removing the second photoresist pattern.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 살펴본다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

다음의 도2a 내지 도2e는 본 발명의 일실시예에 따른 NPN 바이폴라 트랜지스터 제조 방법을 도시한 것이다.2A to 2E illustrate a method of manufacturing an NPN bipolar transistor according to an embodiment of the present invention.

먼저, 도2a에 도시한 바와 같이 실리콘 기판(21) 상에 매몰산화막(22) 및 실리콘-온-인슐레이터(SOI, silicon on insulator)막(23)을 차례로 형성한 후 소자분리막(24)을 형성한다. 이어서 n-콜렉터 영역을 형성하기 위하여 상기 SOI막(23)에 n형 불순물을 이온주입한다.First, as shown in FIG. 2A, a buried oxide film 22 and a silicon on insulator (SOI) film 23 are sequentially formed on the silicon substrate 21, and then an isolation layer 24 is formed. do. Subsequently, n - type impurities are implanted into the SOI film 23 to form an n − collector region.

다음으로, 도2b에 도시한 바와 같이 저압화학기상증착법(LPCVD, low pressure chemical vapor deposition)으로 500 내지 1500 Å 두께의 TEOS(tetraethly orthosilicate)계 산화막(25)을 형성한다. 이어서, 상기 산화막(25) 상에 n-콜렉터 영역(23A) 및 베이스 영역을 덮는 포토레지스트 패턴(26)을 형성하고, 상기 포토레지스트 패턴(26)을 이온주입 마스크로 상기 SOI막 내에 p 형 불순물을 이온주입하여 n-콜렉터 영역(23A)의 양단에 p-이온주입 영역(27)을 형성한다.Next, as shown in FIG. 2B, a tetraethly orthosilicate (TEOS) oxide film 25 having a thickness of 500 to 1500 kPa is formed by low pressure chemical vapor deposition (LPCVD). Subsequently, a photoresist pattern 26 is formed on the oxide film 25 to cover the n − collector region 23A and the base region, and the photoresist pattern 26 is implanted into the SOI film using an ion implantation mask. Is implanted to form p − ion implantation regions 27 at both ends of the n − collector region 23A.

다음으로 도2c에 도시한 바와 같이, 상기 포토레지스트 패턴(26)을 식각마스크로 상기 산화막(25) 및 n-콜렉터 영역(23A) 양단의 p-이온주입 영역(27) 일부를 식각하고, 상기 포토레지스트 패턴(26)을 제거한다. 이러한 과정에 따라 산화막(25) 하부에는 그 중심부가 n-콜렉터 영역(23A)으로 이루어지고 그 양측벽에 p-이온주입 영역(27)이 노출되는 패턴이 형성된다.Next, as shown in FIG. 2C, a portion of the p − ion implantation region 27 across the oxide layer 25 and the n − collector region 23A is etched using the photoresist pattern 26 as an etching mask. The photoresist pattern 26 is removed. As a result, a pattern is formed in the lower portion of the oxide film 25, the center of which is composed of n − collector regions 23A, and the p − ion implantation regions 27 are exposed on both side walls thereof.

이어서, 1000 내지 3000 Å 두께의 폴리실리콘막(28)을 증착하고 n형 고농도 불순물 이온주입을 경사지게 실시한다. 이러한 이온주입 공정에 의해 폴리실리콘막(28)이 n형으로 도핑되고, 이온주입을 경사지게 실시함에 따라 n-콜렉터 영역(23A) 일단의 p-이온주입 영역(27)에는 n형 고농도 불순물이 주입되고 n-콜렉터 영역(23A) 타단의 p-이온주입 영역(27)만 남아 p-베이스 영역으로서 역할하게 된다. 이때, 이온 주입 각(A)은 상기 반도체 기판의 법선을 기준으로 30 내지 60 °가 되도록 하고, 베이스 영역을 이루는 p-이온주입 영역(27)의 폭(W)은 0.1 내지 0.3 ㎛로 형성한다.Subsequently, a polysilicon film 28 having a thickness of 1000 to 3000 GPa is deposited and n-type high concentration impurity ion implantation is inclined. By the ion implantation process, the polysilicon film 28 is doped to n-type, and as the ion implantation is inclined, the n - type high concentration impurity is implanted into the p − ion implantation region 27 at one end of the n − collector region 23A. Only the p − ion implantation region 27 at the other end of the n − collector region 23A remains to serve as the p − base region. At this time, the ion implantation angle A is set to 30 to 60 ° based on the normal of the semiconductor substrate, and the width W of the p − ion implantation region 27 constituting the base region is 0.1 to 0.3 μm. .

다음으로, 도2d에 도시한 바와 같이 상기 폴리실리콘막(28) 상에 n+콜렉터 및 n+에미터를 형성하기 위한 포토레지스트 패턴(29)을 형성한다.Next, as shown in FIG. 2D, a photoresist pattern 29 for forming n + collector and n + emitter is formed on the polysilicon film 28.

다음으로, 도2e에 도시한 바와 같이 상기 포토레지스트 패턴(29)을 식각 방지막으로 상기 폴리실리콘막(28)을 식각하여 n+콜렉터(30) 및 n+에미터(31)를 형성하고 상기 포토레지스트 패턴(29)을 제거한 후 열처리한다.Next, as illustrated in FIG. 2E, the polysilicon layer 28 is etched using the photoresist pattern 29 as an etch stop layer to form n + collector 30 and n + emitter 31, and the photo is formed. The resist pattern 29 is removed and then heat treated.

이후, 전기적 연결을 위한 추가적인 공정을 진행하여 NPN 바이폴라 트랜지스터를 완성한다.Thereafter, an additional process for electrical connection is performed to complete the NPN bipolar transistor.

본 발명은 도2e에 보이는 바와 같이 벌크 실리콘 기판이 아닌 얇은 SOI(silicon on insulator) 기판 상에 특성이 양호한 측면 접합 트랜지스터(lateral junction transistor)를 구현하고, 베이스 폭을 이온주입의 측면 확산으로 0.1 ∼ 0.3 ㎛로 매우 좁게 형성하고 에미터 영역을 줄여 매우 낮은 콜렉터 전류로써 높은 주파수 동작을 이루도록 하며, 얇은 SOI에 n-의 콜렉터 채널을 형성하기 때문에 전력 소모가 적다. 또한, 본 발명에 따른 바이폴라 트랜지스터는 종래의 SOI 기판을 사용하는 CMOS의 장점은 그대로 응용하며 제조 공정도 매우 간단하다.As shown in FIG. 2E, the present invention implements a lateral junction transistor having good characteristics on a thin silicon on insulator (SOI) substrate rather than a bulk silicon substrate, and has a base width of 0.1 to 100 by lateral diffusion of ion implantation. It is very narrow (0.3 μm), emitter area is reduced to achieve high frequency operation with very low collector current, and power consumption is low due to the formation of n − collector channels in thin SOI. In addition, the bipolar transistor according to the present invention applies the advantages of a CMOS using a conventional SOI substrate as it is and the manufacturing process is very simple.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the technical field of the present invention without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

상기와 같이 이루어지는 본 발명은 전력 소모가 적고 고주파수 동작 특성을 갖는 바이폴라 트랜지스터를 비교적 간단한 공정으로 제조할 수 있다.According to the present invention, the bipolar transistor having low power consumption and high frequency operation characteristics can be manufactured in a relatively simple process.

Claims (7)

반도체 기판;Semiconductor substrates; 상기 반도체 기판 상에 형성된 매몰산화막;An investment oxide film formed on the semiconductor substrate; 상기 매몰산화막 상에 형성되어 그 내부에 제1 도전형의 저농도 콜렉터 영역 및 제2 도전형의 베이스 영역을 포함하는 실리콘막 패턴;A silicon film pattern formed on the investment oxide film and including a low concentration collector region of a first conductivity type and a base region of a second conductivity type therein; 상기 실리콘막 패턴 상부에 형성된 산화막;An oxide film formed on the silicon film pattern; 상기 산화막, 상기 저농도 콜렉터 영역 및 상기 매몰산화막에 접하여 형성된 폴리실리콘막 패턴으로 이루어지는 제1 도전형의 고농도 콜렉터 영역; 및A high concentration collector region of a first conductivity type comprising a polysilicon film pattern formed in contact with the oxide film, the low concentration collector region, and the buried oxide film; And 상기 산화막, 상기 베이스 영역 및 상기 매몰산화막에 접하여 형성된 폴리실리콘막 패턴으로 이루어지는 제1 도전형의 고농도 에미터 영역A high conductivity type emitter region of a first conductivity type comprising a polysilicon film pattern formed in contact with the oxide film, the base region, and the buried oxide film. 을 포함하는 바이폴라 트랜지스터.Bipolar transistor comprising a. 반도체 기판 상에 매몰산화막 및 실리콘막을 차례로 형성하고, 소자분리 산화막을 형성하는 제1 단계;A first step of sequentially forming a buried oxide film and a silicon film on the semiconductor substrate and forming a device isolation oxide film; 상기 실리콘막에 제1 도전형의 불순물을 이온주입하여 제1 도전형의 저농도 콜렉터 영역을 형성하는 제2 단계;A second step of forming a low concentration collector region of a first conductivity type by ion implanting impurities of a first conductivity type into the silicon film; 상기 실리콘막 상부에 산화막을 형성하는 제3 단계;Forming an oxide film on the silicon film; 상기 산화막 상에 제1 포토레지스트 패턴을 형성하는 제4 단계;A fourth step of forming a first photoresist pattern on the oxide film; 상기 제1 포토레지스트 패턴을 이온주입 마스크로 상기 실리콘막 내에 제2 도전형의 불순물을 이온주입하여 상기 저농도 콜렉터 영역 양단에 제2 도전형의 불순물 이온주입 영역을 형성하는 제5 단계;A fifth step of forming an impurity ion implantation region of a second conductivity type across the low concentration collector region by ion implanting an impurity of a second conductivity type into the silicon film using the first photoresist pattern as an ion implantation mask; 상기 제1 포토레지스트 패턴을 식각마스크로 상기 산화막 및 상기 실리콘막을 식각하여, 그 중심부가 상기 저농도 콜렉터 영역으로 이루어지고 그 양측벽에 상기 제2 도전형의 불순물 이온주입 영역이 노출되는 패턴을 형성하는 제6 단계;The oxide film and the silicon film are etched using the first photoresist pattern as an etch mask to form a pattern having a central portion of the low concentration collector region and exposing the second conductivity type impurity ion implantation regions on both sidewalls. Sixth step; 상기 제1 포토레지스트 패턴을 제거하는 제7 단계;A seventh step of removing the first photoresist pattern; 전체 구조 상부에 폴리실리콘막을 증착하는 제8 단계;An eighth step of depositing a polysilicon film on the entire structure; 상기 폴리실리콘막 및 상기 패턴의 일측벽에 제1 도전형의 고농도 불순물을 경사이온주입하여 상기 패턴의 타측벽에만 상기 제2 도전형의 불순물 이온주입 영역을 잔류시킴으로써, 제1 도전형의 폴리실리콘막을 형성함과 동시에, 그 내부에 상기 저농도 콜렉터 영역 및 상기 제2 도전형 불순물 이온주입 영역으로 이루어지는 제2 도전형의 베이스 영역을 포함하는 실리콘막 패턴을 형성하는 제9 단계;The first conductivity type polysilicon is formed by injecting a high concentration impurity of a first conductivity type into the polysilicon film and one side wall of the pattern, and leaving the impurity ion implantation region of the second conductivity type only on the other side wall of the pattern. Forming a film and simultaneously forming a silicon film pattern including a second conductivity type base region including the low concentration collector region and the second conductivity type impurity ion implantation region therein; 상기 폴리실리콘막 상에 제2 포토레지스트 패턴을 형성하는 제10 단계;A tenth step of forming a second photoresist pattern on the polysilicon film; 상기 제2 포토레지스트 패턴을 식각마스크로 상기 폴리실리콘막을 식각하여, 상기 실리콘막 패턴의 일측벽 및 상기 매몰산화막에 접하여 제1 도전형의 고농도 콜렉터 영역을 이루는 폴리실리콘막 패턴을 형성함과 동시에, 상기 실리콘막 패턴의 타측벽 및 상기 매몰산화막에 접하여 제1 도전형의 고농도 에미터 영역을 이루는 폴리실리콘막 패턴을 형성하는 제11 단계; 및The polysilicon layer is etched using the second photoresist pattern as an etch mask to form a polysilicon layer pattern forming a high concentration collector region of a first conductivity type by contacting one side wall of the silicon layer pattern and the buried oxide layer. An eleventh step of forming a polysilicon film pattern forming a high concentration emitter region of a first conductivity type in contact with the other side wall of the silicon film pattern and the buried oxide film; And 상기 제2 포토레지스트 패턴을 제거하는 제12 단계A twelfth step of removing the second photoresist pattern 를 포함하는 바이폴라 트랜지스터 제조 방법.Bipolar transistor manufacturing method comprising a. 제 2 항에 있어서,The method of claim 2, 상기 산화막은 TEOS계 산화막으로 형성하는 것을 특징으로 하는 바이폴라 트랜지스터 제조 방법.The oxide film is a bipolar transistor manufacturing method, characterized in that formed by the TEOS-based oxide film. 제 2 항 또는 제 3 항에 있어서,The method of claim 2 or 3, 상기 산화막을 저압화학기상증착법으로 형성하는 것을 특징으로 하는 바이폴라 트랜지스터 제조 방법.The oxide film is formed by a low pressure chemical vapor deposition method. 제 3 항에 있어서,The method of claim 3, wherein 상기 산화막을 500 내지 1500 Å 두께로 형성하는 것을 특징으로 하는 바이폴라 트랜지스터 제조 방법.Bipolar transistor manufacturing method characterized in that the oxide film is formed to a thickness of 500 to 1500 kHz. 제 3 항에 있어서,The method of claim 3, wherein 상기 폴리실리콘막을 1000 내지 3000 Å 두께로 형성하는 것을 특징으로 하는 바이폴라 트랜지스터 제조 방법.The polysilicon film is formed to a thickness of 1000 to 3000 kHz bipolar transistor manufacturing method. 제 3 항에 있어서,The method of claim 3, wherein 상기 제9 단계는,The ninth step, 상기 반도체 기판의 법선을 기준으로 30 내지 60 °로 경사이온주입을 실시하여 상기 베이스 영역의 폭을 0.1 내지 0.3 ㎛로 형성하는 것을 특징으로 하는 바이폴라 트랜지스터 제조 방법.A method of fabricating a bipolar transistor, characterized in that to form a width of the base region of 0.1 to 0.3 ㎛ by inclined ion implantation at 30 to 60 ° based on the normal of the semiconductor substrate.
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* Cited by examiner, † Cited by third party
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JPS6430264A (en) * 1987-07-27 1989-02-01 Fujitsu Ltd Manufacture of semiconductor device
KR910001891A (en) * 1989-06-10 1991-01-31 김광호 Method for manufacturing bipolar transistor with lateral self-matching

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