KR0158628B1 - A bipolar transistor and method of making thereof - Google Patents
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Abstract
반도체 기판 위에 에미터 전극 베이스 전극이 산화막과 질화막의 이중 측벽에 의해 격리되어 있고 두 전극 표면에 텅스텐 실리사이드가 형성되어 있는 쌍극성 반도체 및 그 제조방법에 관한 것이다. 확산을 통하여 켈렉터 영역에 진성 베이스 영역, 실리콘 산화막 아래에 저농도 외인성 베이스 영역, 제2폴리실리콘층 아래에 에미터 영역, 에피층을 고농도 에피층으로 형성하는 것을 특징으로 한다. 따라서, 외인성 베이스 영역의 표면과 측벽 산화막과 접하는 부분에서 에미터 영역까지 P형 불순물 이온 주입으로 저농도 베이스 영역을 자기 정합으로 형성하여 핫 캐리어 발생을 억제하고 베이스 폴리의 저항 감소 및 텅스텐 실리사이드에 의한 에미터 폴리 저항의 감소로 고속의 스위칭 동작이 가능하여 소자의 특성을 확보할 수 있게 된다.The present invention relates to a bipolar semiconductor in which an emitter electrode base electrode is separated from a double sidewall of an oxide film and a nitride film on a semiconductor substrate, and tungsten silicide is formed on two electrode surfaces, and a manufacturing method thereof. Through diffusion, an intrinsic base region, a low concentration exogenous base region under the silicon oxide film, an emitter region under the second polysilicon layer, and an epi layer are formed as a high concentration epi layer in the collector region. Therefore, P-type impurity ion implantation from the surface of the exogenous base region to the emitter region to the emitter region forms a low-concentration base region by self-alignment, thereby suppressing hot carrier generation, reducing the resistance of the base poly, and emi by tungsten silicide. The reduction of the ter-poly resistance enables high-speed switching operation to ensure device characteristics.
Description
제1도는 종래 기술에 따른 쌍극성 반도체 장치의 구조를 나타낸 단면도이고,1 is a cross-sectional view showing the structure of a bipolar semiconductor device according to the prior art,
제2도는 본 발명에 따른 쌍극성 반도체 장치의 구조를 나타낸 단면도이고,2 is a cross-sectional view showing the structure of a bipolar semiconductor device according to the present invention,
제3도 내지 제6도는 본 발명의 실시예에 따른 쌍극성 반도체 장치의 제조방법을 그 공정 순서에 따라 도시한 단면도로서,3 to 6 are cross-sectional views showing a method of manufacturing a bipolar semiconductor device according to an embodiment of the present invention in the order of the steps thereof.
제6도는 완성된 쌍극성 반도체 장치의 구조이다.6 is a structure of the completed bipolar semiconductor device.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
3,32 : 에피층 30,31 : 외인성 베이스 영역3,32 epilayer 30,31 exogenous base region
40,41 : 베이스 폴리 및 실리사이드 50,51,60,200 : 산화막40,41: base poly and silicide 50,51,60,200: oxide film
61,121 : 질화막 70,71 : 진성 베이스 영역61,121: nitride film 70,71: intrinsic base region
90,91 : 에미터 영역 101 : 실리콘 산화막90,91 emitter region 101 silicon oxide film
61,121 : 질화막 131 : 저농도(외인성) 베이스 영역61,121: nitride film 131: low concentration (exogenous) base region
80,81 : 에미터 폴리80,81 Emitter Poly
본 발명은 쌍극성 반도체 장치 및 그 제조방법에 관한 것으로서, 더욱 상세하게는, 반도체 기판 위에 에미터 전극 베이스 전극이 산화막과 질화막의 이중 측벽에 의해 격리되어 있고 두 전극 표면에 텅스텐 실리사이드가 형성되어 있는 쌍극성 반도체 및 그 제조방법에 관한 것이다. 그러면, 첨부한 도면을 참고로 하여 종래의 쌍극성 반도체 장치 및 그 제조 방법에 대하여 더욱 상세하게 설명한다.The present invention relates to a bipolar semiconductor device and a method of manufacturing the same, and more particularly, an emitter electrode base electrode is isolated on a semiconductor substrate by double sidewalls of an oxide film and a nitride film, and tungsten silicide is formed on two electrode surfaces. A bipolar semiconductor and a method of manufacturing the same. Next, a conventional bipolar semiconductor device and a method of manufacturing the same will be described in more detail with reference to the accompanying drawings.
제1도는 종래의 쌍극성 반도체 장치의 구조를 도시한 단면도이다.1 is a cross-sectional view showing the structure of a conventional bipolar semiconductor device.
제1도에 도시한 바와 같이, 종래의 쌍극성 반도체 장치는 실리콘 기판(1) 위에 켈렉터 영역의 역할을 하는 N형 에피층(3)이 형성되어 있고, 에피층(3)과 기관(1)사이에는 N형 매몰층(2)이 형성되어 있다. 에피층(3) 위에 P형 진성 베이스 영역(70)과 진성 베이스 영역(70) 양쪽에 P형 외인성 베이스 영역(30)이 형성되어 있고, 진성 베이스 영역(70)안으로 N형 에미터 영역(90)이 진성 베이스 영역(70)보다 좁은 폭으로 형성되어 있다. 그리고 두 외인성 베이스 영역(30) 표면 위로 P형 폴리실리콘으로 되어 있는 베이스 폴리(40)와 산화막(50)이 형성되어 있고, 베이스(40) 및 산화막(50)의 측면에는 측벽산화막(60)이 형성되어 있다. 그리고 에미터 영역(90) 표면 위로 측벽 산하막(60)과 접하면서 산화막(50) 일부 위까지 에미터 폴리(80)가 형성되어 있다.As shown in FIG. 1, in the conventional bipolar semiconductor device, an N-type epitaxial layer 3 serving as a collector region is formed on a silicon substrate 1, and the epitaxial layer 3 and the engine 1 are formed. The n-type buried layer 2 is formed between the layers. A P-type exogenous base region 30 is formed on both the P-type intrinsic base region 70 and the intrinsic base region 70 on the epitaxial layer 3, and the N-type emitter region 90 into the intrinsic base region 70. ) Is formed in a narrower width than the intrinsic base region 70. The base poly 40 and the oxide film 50 made of P-type polysilicon are formed on the surfaces of the two exogenous base regions 30, and the sidewall oxide film 60 is formed on the sides of the base 40 and the oxide film 50. Formed. The emitter poly 80 is formed on a part of the oxide film 50 while being in contact with the sidewall underlayer 60 on the surface of the emitter region 90.
그러나, 이러한 종래의 쌍극성 반도체 장치는 에미터와 베이스 접합에 있어서 외인성 베이스 영역의 표면과 측벽 산화막과 접하는 부분에서 외인성 베이스 영역의 고농도로 인한 핫 캐리어(hot-carrier)가 발생하여 소자특성 열화를 발생시키는 문제점을 가지고 있다.However, in the conventional bipolar semiconductor device, hot carriers are generated due to the high concentration of the exogenous base region at the part of the emitter-base junction in contact with the surface of the exogenous base region and the sidewall oxide film. I have a problem.
본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 외인성 베이스 영역의 표면과 측벽 산화막과 접하는 부분에서 에미터 영역까지 P형 불순물 이온 주입으로 저농도 외인성 베이스 영역을 자기 정합(self-align)으로 형성하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to solve such problems, and to form a self-aligned low concentration exogenous base region by P-type impurity ion implantation from the surface of the exogenous base region to the emitter region in contact with the sidewall oxide film. have.
이러한 목적을 달성하기 위한 본 발명에 따른 쌍극성 반도체 장치는,The bipolar semiconductor device according to the present invention for achieving this object,
기관 위에 형성되어 있으며, 에피층으로 이루어진 켈렉터 영역,Formed on the trachea and formed of an epilayer,
켈렉터 영역의 상부에 형성되어 있으며, 진성 영역, 진성 영역의 양쪽에 각각 형성되어 있는 고농도 외인성 영역 및 진성 영역과 고농도 외인성 영역 사이에 각각 형성되어 있는 저농도 외인성 영역으로 이루어진 베이스 영역,A base region formed on the upper part of the collector region and composed of an intrinsic region, a high concentration exogenous region formed on both sides of the intrinsic region, and a low concentration exogenous region respectively formed between the intrinsic region and the high concentration exogenous region,
진성 베이스 영역 위에 형성되어 있으며, 양쪽이 저농도 외인성 베이스 영역과 접하는 에미터 영역,An emitter region formed over the intrinsic base region, the both sides contacting the low concentration exogenous base region,
반도체 기관 위에 형성되어 있으며 에미터 영역과 접하고 있는 에미터 폴리,An emitter poly, formed over a semiconductor engine and in contact with the emitter region,
반도체 기판 위에 형성되어 있으며 고농도 외인성 베이스 영역과 접하고 있는 베이스 폴리,A base poly formed on a semiconductor substrate and in contact with a highly concentrated exogenous base region,
베이스 폴리 위에 형성되어 있는 제1산화막,A first oxide film formed on the base poly,
제1산화막 위에 형성되어 있는 제1질화막,A first nitride film formed over the first oxide film,
베이스 폴리의 측면 및 저농도 외인성 베이스 영역 위에 형성되어 있는 제2산화막,A second oxide film formed on the side of the base poly and on the low concentration exogenous base region,
제2산화막을 덮고 있으며 제1질화막 및 제1산화막의 측면과 접하고 있는 제2질화막을 포함하고 있다.A second nitride film covering the second oxide film and in contact with the side surface of the first oxide film is included.
그리고 이러한 구조의 쌍극성 반도체를 제조하는 본 발명에 따른 방법은,And the method according to the invention for producing a bipolar semiconductor of such a structure,
제1도전형의 켈렉터 영역인 에피층이 형성되어 있는 실리콘 기판 위에 제2도전형의 제1폴리실리콘층 제1산화막 및 제1질화막의 삼중층을 형성하고 중앙부의 제1질화막 및 제1산화막을 제거하고 노출된 상기 제1폴리실리콘층을 일정한 두께만을 남기고 제거하는 제1공정,A triple layer of the first polysilicon layer of the first conductive type and the first nitride layer of the second conductive type is formed on the silicon substrate on which the epi layer, which is the first conductive type collector region, is formed. Removing the first polysilicon layer leaving only a predetermined thickness and removing the first polysilicon layer;
노출된 상기 제1폴리실리콘층을 열산화한 다음 제거하여 상기 에피층의 표면을 안정화함과 동시에 상기 제1산화막 아래의 베이스 폴리를 형성하는 제2공정,A second process of thermally oxidizing and then removing the exposed first polysilicon layer to stabilize the surface of the epilayer and to form a base poly under the first oxide layer;
노출된 상기 기판 및 베이스 폴리 측면에 실리콘 산화막을 형성함과 동시에 상기 베이스 폴리의 불순물을 상기 켈렉터 영역으로 확산시켜 제2도전형의 고농도 외인성 베이스 영역을 형성하는 제3공정,A third process of forming a silicon oxide film on the exposed side of the substrate and the base poly and simultaneously diffusing impurities of the base poly into the collector region to form a high concentration exogenous base region of the second conductivity type,
상기 실리콘 산화막을 제2도전형의 불순물로 도핑하는 제4공정,A fourth step of doping the silicon oxide film with an impurity of a second conductivity type,
제2질화막 및 제2산화막을 적층하고, 비등방성 식각하여 상기 제1폴리실리콘층, 제1산화막 및 제1질화막의 측벽에 상기 실리콘 산화막 및 상기 제2질화막 일부를 남기는 제5공정,A fifth process of laminating a second nitride film and a second oxide film and anisotropically etching to leave the silicon oxide film and a part of the second nitride film on sidewalls of the first polysilicon layer, the first oxide film, and the first nitride film;
상기 켈렉터 영역 중앙에 제1도전형의 이온층 및 제2도전형의 이온층을 형성하는 제6공정,A sixth step of forming an ion layer of a first conductivity type and an ion layer of a second conductivity type in the center of the collector region;
상기 제2폴리실리콘층을 증착하고, 제2도전형의 불순물을 고농도로 이온 주입하는 제7공정,A seventh step of depositing the second polysilicon layer and ion implanting impurities of a second conductivity type at a high concentration;
확산을 통하여 상기 고농도 외인성 베이스 영역 사이에 진성 베이스 영역, 상기 실리콘 산화막 아래에 저농도 외인성 베이스 영역, 상기 제2폴리실리콘층 아래에 에미터 영역을 형성하는 제8공정,An eighth process of forming an intrinsic base region between the high concentration exogenous base regions, a low concentration exogenous base region under the silicon oxide film, and an emitter region under the second polysilicon layer through diffusion;
상기 제2폴리실리콘층을 식각하여 에미터 폴리를 형성하는 제9공정을 포함하고 있다.And a ninth step of forming the emitter poly by etching the second polysilicon layer.
본 발명에 따른 이러한 쌍극성 반도체 장치에서는 외인성 베이스 영역의 표면과 측벽 산화막과 접하는 부분에서 에미터 영역까지 P형 불순물 이온 주입으로 저농도 외인성 베이스 영역을 자기 정합(self-align)으로 형성하여 핫 캐리어 발생을 억제하고 베이스 폴리의 저항을 감소 및 텅스텐 실리사이드에 의한 에미터 폴리 저항의 감소로 고속의 스위칭 동작이 가능하여 소자의 특성을 확보할 수 있게 된다.In the bipolar semiconductor device according to the present invention, hot carriers are generated by self-aligning the low concentration exogenous base region by P-type impurity ion implantation from the surface of the exogenous base region to the emitter region in contact with the sidewall oxide film. By reducing the resistance of the base poly and reducing the resistance of the emitter poly by tungsten silicide, high-speed switching operation is possible, thereby securing the device characteristics.
그러면, 첨부한 도면을 참고로 하여 본 발명에 따른 쌍극성 반도체 장치 및 그 제조방법에 대한 한 실시예를 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.Next, an embodiment of a bipolar semiconductor device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily practice the present invention. .
제2도는 본 발명의 실시예에 따른 MPN형 쌍극성 반도체 장치의 완성도이고, 제3도 내지 제6도는 이러한 쌍극성 반도체 장치의 제조방법을 공정 순서에 따라 도시한 단면도이다.FIG. 2 is a complete view of an MPN type bipolar semiconductor device according to an embodiment of the present invention, and FIGS. 3 to 6 are sectional views showing the manufacturing method of such a bipolar semiconductor device in the order of a process.
제3도에 도시한 바와 같이, 켈렉터 영역인 매몰층(22) 및 N형 에피층(32)이 형성되어 있는 실리콘 기판(12) 상부에 폴리실리콘을 증착하고 P형 불순물을 고농도로 도핑한 후, CVD 방법으로 산화규소와 질화규소를 차례로 증착하여 P형의 폴리실리콘층 (41), 제1산화막(51) 및 제1질화막(61)을 차례로 형성한다. 여기서, 폴리실리콘층(41)과 제1산화막(51) 사이에 실리사이드를 더 추가로 형성할 수도 있다. 이어 제1질화막(61) 상부에 감광막(도시하지 않음)을 입힌 다음, 감광막의 중앙 부분을 제거하고 남은 감광막을 마스크로 하여 중앙 부분의 제1질화막(61), 제1산화막(51)을 제거하고, 폴리실리콘층(41)을 100~500Å 정도 남도록 식각하여, 중앙 부분은 얇은 폴리실리콘막(42), 나머지 양쪽 두 부분은 P형 폴리실리콘층(41), 제1산화막(51), 및 제1질화막(61)으로 된 상중층(100)을 형성한 후, 감광막을 제거한다.As shown in FIG. 3, polysilicon is deposited on the silicon substrate 12 where the buried layer 22 and the N-type epitaxial layer 32, which are the collector regions, are formed and doped with P-type impurities at a high concentration. Thereafter, silicon oxide and silicon nitride are sequentially deposited by CVD to form a P-type polysilicon layer 41, a first oxide film 51, and a first nitride film 61 in order. Here, silicide may be further formed between the polysilicon layer 41 and the first oxide film 51. Subsequently, a photoresist (not shown) is coated on the first nitride layer 61, and then, the center portion of the photoresist layer is removed and the remaining first photoresist layer is used as a mask to remove the first nitride layer 61 and the first oxide layer 51. Then, the polysilicon layer 41 is etched so as to leave about 100 to 500Å, the center portion is a thin polysilicon film 42, the remaining two portions of the P-type polysilicon layer 41, the first oxide film 51, and After the upper middle layer 100 formed of the first nitride film 61 is formed, the photosensitive film is removed.
이어, 열산화 고정을 실시하여 중앙 부분의 폴리실리콘막(42)을 산화막으로 변화시키고, 변화된 산화막을 제거하여 에피층(32)의 노출된 표면을 안정되게 한다. 그리고 다시 에피층(32)의 표면 및 삼중층(100) 하부 폴리실리콘층(41)의 측면의 노출된 부분(43)을 열산화하면, 실리콘 산화막(101)이 형성됨과 동시에 고농도로 도핑된 폴리실리콘층(41)의 불순물이 에피층으로 확산되어 P형의 고농도 외인성 베이스 영역(31)이 형성된다. 여기서, 폴리실리콘층(41)은 베이스 폴리(41)가 된다. 그리고 실리콘 산화막(101) 부분에 P형 불순물을 이온 주입으로 도핑한 다음, 500~1500Å 정도의 두께로 전면에 제2질화막(121)을 형성하고 CVD 방법으로 제2산화막(200)을 형성한다.(제4도 참조)Subsequently, thermal oxidation fixation is performed to change the polysilicon film 42 in the center portion into an oxide film, and the changed oxide film is removed to stabilize the exposed surface of the epi layer 32. In addition, when the exposed portion 43 of the surface of the epi layer 32 and the side of the lower polysilicon layer 41 of the triple layer 100 is thermally oxidized, a silicon oxide film 101 is formed and simultaneously doped poly Impurities in the silicon layer 41 diffuse into the epitaxial layer to form a P-type high concentration exogenous base region 31. Here, the polysilicon layer 41 becomes the base poly 41. After the P-type impurity is doped into the silicon oxide film 101 by ion implantation, the second nitride film 121 is formed on the entire surface with a thickness of about 500 to 1500 Å and the second oxide film 200 is formed by the CVD method. (See Figure 4)
이어, 제2산화막(200) 및 제2질화막(121)을 비등방성 식각하여 삼중층(100)의 측면에 측벽으로 상기 제2질화막(121) 및 실리콘 산화막(101)이 드러나게 한다. 이때, 제2산화막(200, 제4도 참고)은 제거된다. 그리고 N형 불순물을 100KeV이상의 에너지로 저농도 이온 주입하여 에피층(32)의 가운데 부분에 N형 이온층(151)을 형성하고, 계속해서 P형 불순물을 이온 주입하여 에피층(32) 위부분에 P형 이온층(141)을 형성한다.(제5도 참조).Subsequently, the second oxide film 200 and the second nitride film 121 are anisotropically etched to expose the second nitride film 121 and the silicon oxide film 101 on the sidewalls of the triple layer 100. At this time, the second oxide film 200 (see also FIG. 4) is removed. The N-type impurity is implanted at low concentration with energy of 100 KeV or more to form the N-type ion layer 151 at the center of the epi layer 32, and then the P-type impurity is ion-implanted to P on the epi layer 32. The type ion layer 141 is formed (see FIG. 5).
다음, 실리콘 기관(12) 위에 폴리실리콘을 증착하고 N형 불순믈을 고농도 이온 주입하여 N형 폴리실리콘층(81)을 형성한다. 열처리를 통하여 확산 공정을 실시하면, 진성 베이스 영역(71)은 P형 이온층(141, 제5도 참조)의 확산으로 에피층(32)에 형성되고, 에미터 영역(91)은 N형 폴리실리콘층(81)의 N형 불순물 확산으로 진성 베이스 영역(71) 안에 형성되고, 저농도 외인성 베이스 영역 (131)은 P형으로 도핑된 실리콘 산화막(101)의 불순물 확산으로 에피층(32)과 접하고 이는 실리콘 산화막(101) 하부에 형성되고, 구배를 갖는 에피층(32)이 중앙에 N형 이온층(151, 제5도 참조)의 확산으로 진성 베이스 영역(71)의 하부에 형성된다. 여기서 동시에 형성된 저농도 외인성 베이스 영역(131) 및 에미터 영역(91)은 모두 자기 정합(self-align)으로 이루어진다. 여기서, 열처리를 통한 확산 공정은 CVD 방법으로 산화규소를 증착하는 방법을 이용할 수도 있으며, 이 때, 형성된 폴리실리콘층 상부의 산화규소는 습식 식각으로 제거한다. 이어, 폴리실리콘층(81)의 상부에 텅스텐 실리사이드(111)를 증착하고 마스크를 이용하여 에미터 패턴에 따라 식각하여 에미터 폴리(81)를 형성한다.(제6도 참조).Next, polysilicon is deposited on the silicon organ 12 and an N-type impurity is implanted at a high concentration to form an N-type polysilicon layer 81. When the diffusion process is performed through heat treatment, the intrinsic base region 71 is formed in the epi layer 32 by diffusion of the P-type ion layer 141 (see FIG. 5), and the emitter region 91 is N-type polysilicon. N-type impurity diffusion of layer 81 is formed in intrinsic base region 71, and low concentration exogenous base region 131 is in contact with epi layer 32 due to impurity diffusion of P-doped silicon oxide film 101. An epitaxial layer 32 formed under the silicon oxide film 101 and having a gradient is formed below the intrinsic base region 71 by diffusion of the N-type ion layer 151 (see FIG. 5) in the center. Here, both the low concentration exogenous base region 131 and the emitter region 91 formed at the same time are self-aligned. Here, the diffusion process through heat treatment may use a method of depositing silicon oxide by CVD method, wherein the silicon oxide on the formed polysilicon layer is removed by wet etching. Next, tungsten silicide 111 is deposited on the polysilicon layer 81 and etched according to the emitter pattern using a mask to form the emitter poly 81 (see FIG. 6).
따라서, 본 발명에 따른 쌍극형 반도체 장치에서는 외인성 베이스 영역의 표면과 실리콘 산화막과 접하는 부분에서 에미터 영역까지 저농도 외인성 베이스 영역을 자기 정합(self-align)으로 형성하여 핫 캐리어 발생을 억제하고 베이스 폴리의 저항을 감소시키고 외부에서 인가되는 바이어스에 의한 소자의 특성 변화를 방지하는 효과 및 텅스텐 실리사이드에 의한 에미터 폴리 저항의 감소로 고속의 스위칭 동작이 가능하게 하는 효과가 있다.Therefore, in the bipolar semiconductor device according to the present invention, the low concentration of the exogenous base region from the surface of the exogenous base region and the contact portion of the silicon oxide film to the emitter region is formed by self-alignment to suppress the occurrence of hot carriers and the base poly The effect of reducing the resistance of the device and preventing the property change of the device due to the bias applied from the outside and reducing the emitter poly resistance by the tungsten silicide enables the high-speed switching operation.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950023426A KR0158628B1 (en) | 1995-07-31 | 1995-07-31 | A bipolar transistor and method of making thereof |
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| KR1019950023426A KR0158628B1 (en) | 1995-07-31 | 1995-07-31 | A bipolar transistor and method of making thereof |
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Family Applications (1)
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| KR1019950023426A KR0158628B1 (en) | 1995-07-31 | 1995-07-31 | A bipolar transistor and method of making thereof |
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1995
- 1995-07-31 KR KR1019950023426A patent/KR0158628B1/en not_active IP Right Cessation
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| Publication number | Publication date |
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| KR970008641A (en) | 1997-02-24 |
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