KR100273243B1 - 반도체소자의배선구조 - Google Patents

반도체소자의배선구조 Download PDF

Info

Publication number
KR100273243B1
KR100273243B1 KR1019970062391A KR19970062391A KR100273243B1 KR 100273243 B1 KR100273243 B1 KR 100273243B1 KR 1019970062391 A KR1019970062391 A KR 1019970062391A KR 19970062391 A KR19970062391 A KR 19970062391A KR 100273243 B1 KR100273243 B1 KR 100273243B1
Authority
KR
South Korea
Prior art keywords
wiring
wirings
semiconductor device
area
lines
Prior art date
Application number
KR1019970062391A
Other languages
English (en)
Other versions
KR19990041738A (ko
Inventor
정태성
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019970062391A priority Critical patent/KR100273243B1/ko
Publication of KR19990041738A publication Critical patent/KR19990041738A/ko
Application granted granted Critical
Publication of KR100273243B1 publication Critical patent/KR100273243B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체소자의 배선구조에 관한 것으로, 종래에는 수직으로 꺽인영역과 굴곡영역등을 통해 보이드가 형성되지 않도록 배선의 폭을 넓혀 줌으로써, 배선형성에 요구되는 면적이 증가하는 문제점이 있었다. 따라서 본 발명은 d의 거리만큼 미세하게 이격되는 다수 배선의 꺽인영역을 원호형으로 형성하여 그 원호형으로 꺽인영역에서 인접하는 배선의 이격거리를 d로 유지하도록 함과 아울러 상기 다수의 배선 양끝 종단면에 d의 거리만큼 이격되어 그 배선의 길이방향과 수직 교차하도록 제1,제2패턴을 형성하는 일 실시예를 통해 보이드가 형성되지 않는 영역을 봉쇄함에 따라 배선형성 면적의 증가 없이 배선의 종단이나 배선간 이격거리가 상대적으로 미세하지 않은 영역으로 보이드 내부의 공기가 팽창하여 감광막의 터지는 현상을 방지하고, 일정한 방향으로 미세하게 이격 형성된 다수개 배선의 하부에 그 배선들의 길이방향과 45°의 각도로 산화막 패턴을 형성하는 다른 실시예를 통해 단차로써 배선간 이격거리를 증가시켜 보이드가 형성되지 않도록 함에 따라 단차를 갖지 않는 배선간 이격영역에 형성되는 보이드 내부의 공기 팽창 압력을 분산하여 감광막의 터지는 현상을 방지함으로써, 배선형성에 요구되는 면적의 증가없이 감광막의 터지는 현상을 방지할 수 있게 되어 배선의 신뢰성을 향상시킬 수 있고, 아울러 배선형성영역의 면적을 최소화할 수 있는 효과가 있다.

Description

반도체소자의 배선구조{WIRE STRUCTURE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 배선구조에 관한 것으로, 특히 배선사이에 형성되는 보이드(void) 내부의 공기 팽창으로 인해 감광막이 터지는 현상을 방지하여 배선의 신뢰성이 저하되는 것을 방지함과 아울러 배선형성에 요구되는 면적을 최소화하기에 적당하도록 한 반도체소자의 배선구조에 관한 것이다.
일반적으로, 반도체칩은 중앙에 기억소자인 메모리셀이 제조되고, 그 메모리셀의 주변에 배선이 형성되어 이루어진다. 이러한 배선은 보호를 위해 상부에 플라즈마질화막이 10,000Å 이상 증착되는데, 이 질화막은 스텝커버리지(step coverage) 특성이 좋지 않아 배선의 폭이 좁은 영역에 배선의 길이방향으로 보이드가 형성되며, 이후 감광막(photoresist)을 도포한 후 경화시킬 때, 보이드내의 공기가 보이드가 형성되지 않는 배선의 폭이 넓은 영역으로 팽창하여 폭이 넓은 영역의 상부에 증착된 감광막을 뚫고 올라와 감광막이 터지는 현상이 발생하는 문제가 있었다. 이와같이 감광막이 터지는 현상을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1a는 배선의 폭이 좁은 영역에 보이드가 형성된 반도체기판을 개략적으로 보인 단면도로서, 이에 도시한 바와같이 하나이상의 배선(1)이 형성된 반도체기판상에 질화막(2)을 증착함으로써, 그 배선(1)사이에 보이드(A)가 형성되고, 이후 질화막(2)의 상부에 사진식각공정을 위해 감광막(PR1)을 증착한다.
그리고, 도1b의 보이드가 형성되지 않은 상기 배선(1)의 폭이 넓어지는 영역의 상부에 증착된 감광막(PR1)이 터지는 현상을 보인 단면도에 도시한 바와같이 감광막(PR1)을 경화시킴에 따라 상기 배선(1)의 폭이 좁은 영역에 형성된 보이드(A) 내부의 공기가 배선(1)의 폭이 넓어지는 영역으로 팽창하여 폭이 넓어지는 영역 상부의 감광막(PR1)이 터지게 된다.
따라서, 종래 반도체소자의 배선구조는 보이드(A)로 인한 감광막(PR1)의 터짐현상을 방지하기 위하여 배선의 폭이 넓은 영역을 많이 만들어 보이드(A)내의 팽창되는 공기의 압력을 분산하였다. 이와같은 종래 반도체소자의 배선구조를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2는 종래 반도체소자의 배선구조를 보인 평면도로서, 이에 도시한 바와같이 반도체기판상에 소정거리(d) 이격되어 직각으로 꺽인 제1,제2배선(11),(12)으로 이루어진다. 이와같이 제1,제2배선(11),(12)을 직각으로 꺽은 이유는 그 직각으로 꺽인 영역의 제1,제2배선(11),(12)간 이격거리를 root 2d로 넓혀주기 위해서이다.
이와같이 이격거리가 root 2d로 넓어짐에 따라 도1b의 설명과 같이 직각으로 꺽인 영역에서는 보이드가 형성되지 않고, 제1,제2배선(11),(12)의 양끝단에서도 보이드가 형성되지 않는다.
또한, 종래에는 제1,제2배선(11),(12)이 소정각도의 굴곡영역을 갖도록 하고, 그 굴곡영역을 기준으로 양측의 제1,제2배선(11),(12)의 이격 간격을 넓게 설계하여 보이드가 형성되지 않도록 한다.
그러나, 상기한 바와같은 종래 반도체소자의 배선구조는 직각으로 꺽인 영역과 굴곡영역등을 통해 보이드가 형성되지 않도록 배선의 폭을 넓혀 줌으로써, 배선형성에 요구되는 면적이 증가하는 문제점이 있었다.
본 발명은 상기한 바와같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 감광막이 터지는 현상을 방지함과 아울러 배선형성에 요구되는 면적을 최소화할 수 있는 반도체소자의 배선구조를 제공하는데 있다.
도1은 반도체기판상의 감광막이 터지는 현상을 개략적으로 보인 단면도.
도2는 종래 반도체소자의 배선구조를 보인 평면도.
도3은 본 발명의 일 실시예를 보인 평면도.
도4는 본 발명의 다른 실시예를 보인 평면도.
도5는 도4의 사시도.
*도면의 주요 부분에 대한 부호의 설명*
21,22,23:제1,제2,제3배선 24,25:제1,제2산화막
상기한 바와같은 본 발명의 목적은 d의 거리만큼 미세하게 이격되는 다수 배선의 꺽인 영역을 원호형으로 형성하여 그 원호형으로 꺽인 영역에서 인접하는 배선의 이격거리를 d로 유지하도록 함과 아울러 상기 다수의 배선 양끝 종단면에 d의 거리만큼 이격되어 그 배선의 길이방향과 수직 교차하도록 제1,제2패턴을 형성함으로써 달성된다.
상기한 바와같은 본 발명의 목적은 또한 일정한 방향으로 미세하게 이격 형성된 다수개 배선의 하부에 그 배선들의 길이방향과 45°의 각도로 산화막 패턴을 형성함으로써 달성된다.
본 발명에 의한 반도체소자의 배선구조를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 본 발명의 일 실시예를 보인 평면도로서, 이에 도시한 바와같이 반도체기판상에 각기 소정거리(d)씩 이격되어 원호형으로 꺽인영역을 갖는 제1,제2,제3배선(21,22,23)과; 그 제1,제2,제3배선(21,22,23) 양끝 종단면에 제1,제2,제3배선(21,22,23)과 소정거리(d) 이격되어 제1,제2,제3배선(21,22,23)의 길이방향과 수직 교차하도록 형성된 제1,제2산화막(24,25) 패턴으로 이루어진다. 이하, 상기한 바와같은 본 발명의 실시예를 좀더 상세히 설명한다.
먼저, 제1,제2,제3배선(21,22,23)이 원호형으로 꺽인영역을 갖게하는 이유는 각 배선(21,22,23)의 모든 영역에서 이격거리(d)가 동일하게 형성되도록 하여 원호형으로 꺽인영역에서도 보이드가 형성되도록 하기 위해서이다.
그리고, 각 배선(21,22,23)의 양끝단에도 동일한 이격거리(d)로 길이방향과 수직 교차하도록 제1,제2산화막(24,25) 패턴을 형성하는 이유는 그 배선(21,22,23)의 양끝단에서도 보이드가 형성되도록 하기 위해서이며, 제1,제2산화막(24,25) 대신에 질화막을 형성하여도 무방하다.
상기한 바와같은 본 발명의 일 실시예에 따른 반도체소자의 배선구조는 질화막의 증착시 넓은 배선폭에 의해 보이드가 형성되지 않는 영역을 원천적으로 봉쇄함에 따라 배선형성 면적의 증가 없이 배선의 종단이나 배선간 이격거리가 상대적으로 미세하지 않은 영역으로 보이드 내부의 공기가 팽창하여 감광막의 터지는 현상을 방지한다.
그리고, 도4는 본 발명의 다른 실시예를 보인 평면도로서, 이에 도시한 바와같이 일정한 방향으로 각기 소정거리(d)씩 미세하게 이격형성된 제1,제2,제3배선(31,32,33)과; 그 제1,제2,제3배선(31,32,33)의 하부에 그 제1,제2,제3배선(31,32,33)의 길이방향과 45°의 각도로 형성된 산화막(34) 패턴으로 구성된다. 이하, 상기한 바와같은 본 발명의 다른 실시예를 도5의 사시도를 참조하여 좀더 상세히 설명한다.
제1,제2,제3배선(31,32,33)의 하부에 그 제1,제2,제3배선(31,32,33)의 길이방향과 45°의 각도로 산화막(34) 패턴이 형성되어 있으므로, 단차로 인해 제1,제2,제3배선(31,32,33)간의 이격거리(d`)가 멀어지는 영역이 형성되며, 이후 질화막이 증착되면 그 이격거리(d`)가 멀어지는 영역에서는 보이드가 형성되지 않는다.
상기한 바와같이 본 발명의 다른 실시예에 의한 반도체소자의 배선구조는 단차를 통해 배선간 이격거리를 증가시켜 보이드가 형성되지 않도록 함에 따라 단차를 갖지 않는 배선간 이격영역에 형성되는 보이드 내부의 공기 팽창 압력을 분산하여 감광막의 터지는 현상을 방지함으로써, 배선형성에 요구되는 면적의 증가없이 감광막의 터지는 현상을 방지할 수 있다.
상기한 바와같은 본 발명의 일 실시예는 보이드가 형성되지 않는 영역을 원천적으로 봉쇄함에 따라 배선형성 면적의 증가 없이 배선의 종단이나 배선간 이격거리가 상대적으로 미세하지 않은 영역으로 보이드 내부의 공기가 팽창하여 감광막의 터지는 현상을 방지하고, 본 발명의 다른 실시예는 단차를 통해 배선간 이격거리를 증가시켜 보이드가 형성되지 않도록 함에 따라 단차를 갖지 않는 배선간 이격영역에 형성되는 보이드 내부의 공기 팽창 압력을 분산하여 감광막의 터지는 현상을 방지함으로써, 배선형성에 요구되는 면적의 증가없이 감광막의 터지는 현상을 방지할 수 있게 되어 배선의 신뢰성을 향상시킬 수 있고, 아울러 배선형성영역의 면적을 최소화할 수 있는 효과가 있다.

Claims (3)

  1. d의 거리만큼 미세하게 이격되는 다수 배선의 꺽인 영역을 원호형으로 형성하여 그 원호형으로 꺽인 영역에서 인접하는 배선의 이격거리를 d로 유지하도록 함과 아울러 상기 다수의 배선 양끝 종단면에 d의 거리만큼 이격되어 그 배선의 길이방향과 수직 교차하도록 제1,제2패턴을 형성한 것을 특징으로 하는 반도체소자의 배선구조.
  2. 제 1항에 있어서, 상기 제1,제2패턴은 산화막 또는 질화막인 것을 특징으로 하는 반도체소자의 배선구조.
  3. 일정한 방향으로 미세하게 이격 형성된 다수개 배선의 하부에 그 배선들의 길이방향과 45°의 각도로 산화막 패턴을 형성한 것을 특징으로 하는 반도체소자의 배선구조.
KR1019970062391A 1997-11-24 1997-11-24 반도체소자의배선구조 KR100273243B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970062391A KR100273243B1 (ko) 1997-11-24 1997-11-24 반도체소자의배선구조

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970062391A KR100273243B1 (ko) 1997-11-24 1997-11-24 반도체소자의배선구조

Publications (2)

Publication Number Publication Date
KR19990041738A KR19990041738A (ko) 1999-06-15
KR100273243B1 true KR100273243B1 (ko) 2001-01-15

Family

ID=40749319

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970062391A KR100273243B1 (ko) 1997-11-24 1997-11-24 반도체소자의배선구조

Country Status (1)

Country Link
KR (1) KR100273243B1 (ko)

Also Published As

Publication number Publication date
KR19990041738A (ko) 1999-06-15

Similar Documents

Publication Publication Date Title
US6222270B1 (en) Integrated circuit bonding pads including closed vias and closed conductive patterns
US4656732A (en) Integrated circuit fabrication process
US7233052B2 (en) Semiconductor device including fine dummy patterns
CN1173734A (zh) 用于制造半导体器件的接触掩模
GB2306776A (en) Multilevel interconnection structure
KR100532728B1 (ko) 반도체 장치 및 그 제조 방법
JP3109478B2 (ja) 半導体装置
KR100273243B1 (ko) 반도체소자의배선구조
KR100223500B1 (ko) 반도체 장치
JPH0629285A (ja) 半導体装置
EP0442491B1 (en) Semiconductor device having a wiring pattern in which a plurality of lines are arranged in close proximity to one another
US6903428B2 (en) Semiconductor device capable of preventing a pattern collapse
JP3299486B2 (ja) 半導体装置およびその製造方法
KR100438789B1 (ko) 미세 선폭을 갖는 반도체 소자의 전극 배선 구조 및 그형성방법
US6777772B1 (en) Semiconductor device having improved trench structure
KR100245091B1 (ko) 반도체 소자의 도전배선 형성방법
JPH02192146A (ja) 半導体装置
JPS5966149A (ja) 半導体装置の製造方法
KR960003003B1 (ko) 초고집적 반도체장치
KR100249321B1 (ko) 반도체 소자의 플러그 형성방법
JP2693750B2 (ja) 半導体装置
KR20030087744A (ko) 집적 회로의 콘택홀 형성방법
JPH06177262A (ja) 半導体装置
KR20020017756A (ko) 반도체소자의 퓨즈 및 그 형성방법
KR19990069987A (ko) 반도체 소자의 배선 구조

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080820

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee