KR100273074B1 - 화상 신호 전송용 텔레비젼 시스템 - Google Patents

화상 신호 전송용 텔레비젼 시스템

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요트.게.아. 롤페즈
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Abstract

제한된 대역폭을 가진 매체상에서 디지틀 포맷으로 텔레비젼 화상을 전송할 수 있게 하며, 상기 화상은 어떤 코딩 동작을 받아들이며 그것에 의해 가변 길이(예롤 DCT 및 가변 길이 코딩)의 일련의 전송 비트 블록 TRBn으로 변환 시킨다. 각각의 전송 비트 블록은 적어도 가장 중요한 코드 워드를 포함하는 주 블록 Hn과 다른 코드워드를 포함하는 보조 블록 Sn으로 분할된다. 포맷팅 동작을 수행하므로서, 전송 비트 블록의 그룹은 동일한 길이의 다수의 보조 채널 비트 블록 SCBn으로 구성되는 채널 비트 블록으로 변환된다. 상기 주 블록은 보조 채널 비트 블록의 제1비트 위치에서 수용되고 보조 블록의 비트는 나머지 비트 위치(제6(e)도)위로 스프레드 된다. 상기는 그에 따라 가장 중요한 정보가 동기 손실 영향이 상당히 감소되도록 고정된 위치에서 항상 발견되어 성취된다.

Description

화상 신호 전송용 텔레비젼 시스템
제1도는 비디오 기록기와 근접하여 구성되여 본 발명에 따른 전송기 및 수신기 스테이션의 개략적인 도시도.
제2도는 제1도의 전송기 스테이션에 사용하기 위한 코딩 스테이션의 상세한 도시도.
제3도, 제4도, 제5도, 제6도, 제7도, 제8도 및 제9도는 제2도의 코딩 스테이션 동작을 설명하기 위한 다이어그램.
제10도는 제1도의 수신기 스테이션에 사용하기 위한 디코딩 스테이션을 상세한 도시도.
제11도, 제12도 및 제13도는 제10도의 디코딩 스테이션 동작을 설명하기 위한 다이어그램.
[A. 발명의 배경]
[발명의 분야]
본 발명은 어떤 전송 매체를 통해 전송기 스테이션에서 수신기 스테이션까지 화상 신호를 전송하기 위한 텔레비젼 시스템에 관한 것으로, 이 시스템에서는 이들 화상 신호들이 채널 비트 스트림으로 팩킹된다.
더욱 특히, 본 발명은 원래의 화상 데이터의 양이 코딩 동작에 의해서 전송기 스테이션에서 감소되고 원래의 정보가 코딩 동작에 반전하여 디코딩 동작에 의해 수신기 스테이션에서 회복되는 텔레비젼 시스템용 전송이 스테이션과 수신기 스테이션에 관한 것이다.
상기 전송매체는 대기, 또는 비디오 테이프 또는 비디오 컴팩트 디스크가 된다.
본 발명은 또한 전송될 화상 신호를 디지틀 형태로 표시하는 채널 비트 스트림 또한 상기 채널 비트 스트림이 기억되고 상기 채널 비트 스트림을 발생하고 기억하기 위해 구성된 및/또는 그것을 표시하기 위해 구성된 비디오 기록기에 관한 것이다.
[종래 기술의 설명]
일반적으로 공지된 바와 같이, 텔레비젼 화상은 3개의 화상 신호들 PS(1), PS(2), PS(3)에 의해 복잡하게 한정된다.
이들은 하나의 휘도 신호 Y 및 때때로 U 및 V, 어떤 때는 I 및 Q에 의해 표시되는 2개의 색차 신호들 CHR(1) 및 CHR(2)인 3개의 원색 신호들 R.G.B가 될것이며, 반면 다른 표시가 역시 사용된다.
디지틀 포맷 형태로 텔레비젼 화상을 전송하기 위해 상기 텔레비젼 화상은 N 화소 각각을 가진 M 행로 구성되는 2차원 매트릭스로 고려되고 이들 M×N 화소와 관계된 3개의 화상 신호값은 수신기에 전송된다. 이들 화상 신호의 값은 또한 화상 신호 샘플로서 설명되며 특히 용어 휘도 샘플 Y 및 색차 샘플 CHR(1)과 CHR(2)가 후에 사용된다.
625-라인 TV 화상에서 각 화상의 가시부는 720 화소 각각을 가진 576 라인을 포함한다. 그러한 화소의 각 휘도 샘플은 예로, 8비트 코드워드에 의해 표시되며, 대략 3.106비트가 모든 휘도 샘플들을 표시하기 위해 요구되며, 이는 초당 25프레임의 경우에 대략 75.106비트/초의 비트비가 존재하는 것을 의미한다. 이는 실제로 용납하기가 어렵다.
연구원에게 조사된 목적은 자기테이프 또는 또다른 기억매체상의 디지트된 비디오 신호를 기록하기 위해 대략 20M비트/초의 비트비를 실현하기 위함이다.
이 목적을 달성하기 위해, 일련의 텔레비젼 화상은 어떤 코딩 동작을 받아들인다. 많은 광범위한 차코딩 동작은 가능하게 사용된다. 그들 모두는 코드 워드 무리로 이용할 수 있게 전송될 정보로 이루어지는 성질을 가지며, 상기 무리들은 절대적으로 상실되거나(제1코드워드로서 설명되는) 덜 중요한 코드워드가 아닌(제2코드워드로서 설명되는) 매우 중요한 코드워드를 포함하며 상기 손실은 덜 드라마틱하다. 무리당 코드워드의 넘버는 무리에서 무리까지는 다르게되며 비트 넘버는 코드워드에서 코드워드까지 다르게 된다. 환언하면, 상기 무리는 길이로 변화한다. 양호한 순서를 위해 무리에서 제2코드워드의 넘버는 제로가 됨은 자명한 일이다.
코드워드의 무리는 후에는 전송 비트 블록으로서 설명된다.
코딩 동작의 중요한 클래스는 변형 코딩이다(예로는 섹션 C에서 참고번호 1을 보라). 코드되는 화상은 EXE 화소 각각의 다수의 보조 화상에 위치된다. E에 대한 보통의 값은 화상이 6480 보조 화상내에서 위치되도록 8이다. 각각의 보조 화상은 순방향 2차원 변형(예로, 분리 코싸인 변형)을 받아들이며 8x8계수의 계수 블록으로 변환된다. 상기 대부분의 중요한 계수는 평균 휘도(또는 색차 값)의 측정이며 dc 계수로서 설명된다. 보조 화상을 좀더 자세히 설명한 다른 63계수들은 ac 성분으로 불리며 부분 주파수로서 중요하게 감소되고 그들은 증가를 표시한다.
그러한 계수 블록은 어떤 양자화 동작에 대해 받아 들일 수 있으며 계속해서는 가변 길이 코딩이 된다. 각각의 계수 블록은 따라서 일련의 직렬 데이터 워드로 구성되는 전송 비트 블록으로 변환된다.
코딩 변형에 있어 코드되는 화상은 텔레비젼 화상 그 자체가 되며(인터프레임 변형 코딩으로 불리는)또한 차 화상은 서로 2개의 연속되는 텔레비젼 화상을 감산시키므로써 또는 예측 회로에 의해 전송된 차 화상으로부터 분할된 수신된 텔레비젼 화상으로부터 예측 화상을 감산하여 발생된다.
그때 이동 보상이 사용된다(센션 C의 참고번호 7을 보라).
이는 인터프레임 변형 코딩으로서 설명된다. 상기 코딩 동작은 인트라 및 인터프레임 변형 코딩의 조합을 포함하며, 이 보조 화상내에서 작은 이동이 존재하는 경우는 인터프레임 변형 코딩에 많은 이동이 있는 경우도 인터프레임 변형 코딩을 수반을 하는 보조 화상을 가진다.
또 다른 코딩 동작은 “채택 다이나믹 범위 코딩”으로서 공지되어 있다(색숀 C의 참고번호 8을 보라). 이 동작에서 각 보조 화상에 대한 가장 작은 화상 신호뿐 아니라 가장 작은 화상 신호 샘플과 다른 화상 신호 샘플간의 차가 어떤 가변 길이 코딩에 수반된 후 하나의 전송 비트 블록으로서 전송된다.
이 전송 비트 블록에서 가장 중요한 코드워드는 가장 작은 화상 신호 샘플을 표시하는 코드워드이다.
또한, 또 다른 코딩 동작이 “서브-밴드 코딩”의 이름하에 공지되어 있음은 자명한 일이다.
수신기 스테이션에서 원래의 화상 회복 후에, 상기 수신된 전송 비트 블록은 디코딩 동작을 받아들이며, 본질적으로 가변 길이 디코딩을 포함하며, 다수의 동작은 원래의 화상이 다시 얻어지도록 전송이 스테이션에서 수행된 동작에 반전한 수신된 전송 비트 블록상에서 수행된다.
상당한 비트 비 감소가 고정된 길이 코딩과 비교하여 가변 길이 코딩에 의해 실현될지라도, 얻어진 일련의 데이터는 전송 에러에 매우 민감하게 된다. 일반적으로 전송 에러는 수신기 스테이션에서 동기화 손실을 포함한다. 이는 분리 데이터 워드가 인식되지 않는 것을 의미한다. 상기 결과는 심각한 비틀림 비디오 화상이다.
[B. 발명의 목적 및 요약]
본 발명의 목적은 직렬 가변 길이 데이터 워드로부터 재발생되어야만 하는 비디오 화상상의 전송 에러 영향을 효과적으로 감소시키기 위함이다.
본 발명에 따르면 연속적 전송 비트 블록의 소정의 고정 넘버 그룹은 비트 위치의 소정의 고정 넘버를 포함하는 채널 비트 그룹을 구성하도록 전송기 스테이션에서 포맷팅 동작을 받아들이며, 상기 채널 비트 블록은 동일한 길이의 다수의 보조 채널 비트 블록 분할되며, 상기 넘버는 그룹내의 전송 비트 블록의 넘버와 동일하다. 각각의 전송 비트 블록은 주 블록과 보조 블록으로 분할된다. 적어도 주 블록은 가장 중요한 하나로 고려되는 이들 코드 워드(제1코드워드)를 포함하며 이들 주 블록은 각각의 보조 채널 비트 블록의 제1위치에서 수용된다. 보조 블록의 비트는 나머지 위에 퍼진다. 프리 비트 블록은 주 블록 수용후에 다른 보조 채널 비트 블록의 왼쪽에 있다.
전송동안에 발생된 비트 에러로 인한 수신기 스테이션에서 동기 손실의 경우에, 주 블록의 데이터 워드는 예로, 적어도 변형 코딩으로 dc 계수가 각각의 보조 화상에 대해 재발생되도록 고장없이 회복된다. 상기 결과는 적어도 평균 휘도 및/또는 각각 보조 화상의 칼러가 고장없이 표시된다.
더구나, 주 블록이 다수의 선택된 영이 아닌 ac 계수의 데이터 워드를 포함하며, 각각의 보조 화상은 제한된 한정으로 표시된다. 상기 선택된 영이 아닌 ac 계수에 대해 가장 큰 값을 가지는 이들 계수가 수행되는 경우, 다른 영이 아닌 ac 계수의 혼란은 비디오 화상의 상당히 괄목할만한 감소를 발생한다.
이 방법에서 전송 에러의 영향은 큰 범위에 대해 감소될뿐 아니라 전송 효율도 상당히 개선된다. 사실 더욱더 소수의 첨가적 비트는 동기 목적으로 배타적으로 의도되며 전송된다. dc 계수에 대응한 데이터 워드 소정의 고정 길이를 가지며, 요구된 경우, 에러 비트를 포함하며, 상기 같은 것은 다수의 선택된 비제로 ac 계수에 대응한 데이터 워드에 공급된다.
수신기 스테이션에서 원래의 비디오 화상을 회복하기 위해 이 채널 비트 블록이 원래의 전송 비트 블록으로 변환 되도록 포맷팅 동작에 반전된 수신된 채널 비트 블록상의 포맷팅 동작을 수행하기 위해 본 발명에 따라 구성된다.
[C. 참고문헌]
1. “An experimental digital VCR with 40 ㎜ Drum, Single Actuator and DCT-Based Bit-Rate Reduction”
S.M.C Borgers, W.A.L. Heijnemans, E. de Niet, P.H.N. de With: IEEE Transaction on Consumer Electronics, Vol. 34, No. 3, 1988.08.03; pp. 697-705.
2. “Verfahren zur digitalen Nachrichtenuebertragung”
H.W. Keesen, G. Oberjatzas, H. Peters;
EP No. 0,197,527
3. “Television Transimission System with Differential Encoding of Transform Coefficients”
P.H.N. de With;
EP No. 0,341,780
4. “One-dimentional linear picture transformer”
R. Woudsma, D.C.H. Chong, B.T. McSweeny, S.M. Borgers, E.A.P. Habraken;
EP No. 0,286,184
5. “Adaptive Coding of Monochrome and Color Images”
W.H Chen, C.H. Smith;
IEEE Transactions on Communication, Vol. COM-25, No. 11, 1977.11, pp 1285-1292.
6. “Verfahren und Schaltungsanordnung zur Bitratenreduktion”
P. Vogel;
EP No. 0,260,748.
7. “Efficient coding of side information in a low bit rate hybrid image coder”
H. Schiller, B.B. Chandhuri;
Signal Processing Vol. 19, No. 1, 1990.01.
8. “High efficiency coding apparatus”
T Kondo;
EP No. 0,225,181.
[D. 발명의 설명]
[텔레비젼 시스템의 일반적 구조]
본 발명은 화상 신호원으로부터 이전에 기술된 3개의 화상 신호들 PS(1), PS(2) 및 PS(3)를 수신하는 비디오 기록기를 참고로하여 기술될 것이다. 이들 3개의신호들이 같은 동작을 하는 사실에 비추어, 3개의 화상 신호중 하나만이 이 명세서에서 고려된다. 즉, 화상 신호 PS(1)은 예로 휘도 신호 Y를 표시한다.
제1도에 개략적으로 도시된 비디오 기록기는 전송기 스테이션 AA와 수신기 스테이션 BB를 포함한다. 전송기 스테이션 AA는 비디오 카메라와 같은 화상 신호원 PS에 의해 공급된 아날로그 화상 신호 PS(1)을 수신하기 위한 입력 AI과 함께 코딩/변형 스테이션 A을 가진다. 이 스테이션 A의 출력 AO는 채널 비트 스트림이 자기 테이프 TP 상에 기록되는 것에 의해 기록 헤드 CI에 변조 회로 MOD를 통해 공급된 일련의 채널 비트 스트림 Zj를 공급한다. 원래의 화상 신호를 회복하기 위해, 판독 헤드 CO는 수신기 스테이션 BB에 존재하며, 상기 헤드는 자기테이프 TP 상의 정보를 전기 신호로 변환하며, 복조 회로 MOD-1에서 복조된 후, 디코딩/변형 스테이션 B의 입력 BI에 공급된 채널 비트 스트림 Zj를 발생한다. 이 스테이션의 출력 BO는 모니터 M에 공급된 아날로그 화상 신호 PS(1)을 공급한다.
상기 스테이션 A에서 아날로그 화상 신호 PS(1)은 예로, 13.5㎒의 적당한 샘플링 주파수에서 A/D 변환기에 샘플되며 상기 얻어진 화상 신호 샘플은 8비트 PCM 워드 S(n)으로 코드된다. 이들 화상 신호 샘플들은 계속해서 코딩 동작을 받아들이며 이를 목적으로 그들은 변형 코딩 회로(2)에 공급된다. 제1위치에서, 이 회로는 분리 코싸인 변형(DCT)와 같은 순방향 2차원 변형을 수행하도록 구성된다. 일반적으로, 텔레비젼 화상은 E에서 E로 화소 각각의 보조 화상으로 분할되며 각 보조 화상의 관련 화상 신호 샘플은 E에서 E의 블록 계수로 변형된다. 상기 블록의 계수는 i, k=0,1,2,3... E-1의 Yi,k에 의해 표시된다. 상기 계수는 Yo,o는 dc 계수를 표시하며 보조 화상의 평균 휘도로 측정된다. i,k o인 다른 계수 Yi.는 ac 계수이다. E의 일반적 값은 8이다.
두번째 위치에서 E2(=64) 계수의 계수 블록은 코딩 동작을 받아들이며 일련의 비트-직렬 데이터 워드를 포함하여 전송 비트 블록으로 변환된다. 일련의 데이터 워드의 넘버는 계수 블록에서 계수 블록까지 다르다. 따라서 코딩 동작은 가변 길이 코딩을 포함하며, 데이터 워드당 비트 넘버는 다른 데이터 워드에 대해서 다르다.
따라서 얻어진 일련의 전송 비트 블록의 전송전에, 직렬 채널 비트 스트림 Zj를 공급하는 포맷팅 회로(3)로 포맷팅 동작을 수반한다.
스테이션 B에서 복조 회로 MOD-1에 의해 공급된 직렬 채널 비트 스트림 Zj는 다시 직렬 전송 비트 블록을 공급하는 변형 회로(4)에 공급되고 그들은 변형 디코딩 회로(5)에 공급한다. 한편 이 회로는 수신되 데이터 워드가 계수 블록 Yi.k로 변환되도록 상기 코딩 동작에 반전한 디코딩 동작을 수행하도록 구성된다. 다른말로 하면 이 변형 디코딩 회로(5)는 계수 블록 Yi.k가 일련의 화상 신호 샘플 s(n)로 변환되도록 반전된 2차원 변형을 수행하도록 구성된다.
이 시리즈는 D/A 변환기(6)에 의해 모니터 M상에서 표시되는 원래의 아날로그 화상 신호 ps(1)으로 변환된다.
[코딩/포맷팅 스테이션]
코딩/포맷팅 스테이션 H의 더욱 상세한 실시예가 제2도에 도시되어 있다. A/D 변환기(1)에 덧붙혀, 예로 분리 코싸인과 같은 2차원 변형에 대해 8×8 화소의 보조 화상을 받아들이도록 구서왼 변형 회로(21)를 구비한다. 변형 회로와 같은 여러가지 실시예의 설명이 존재하며, 예로는 참고번호(4)를 보라. 결국 이 문맥에서는 이 벼형 회로가 각각의 보조 하상 8x8 화소에 대해 제3도에 도시된 계수 블록 Yi.k를 공급하는 것을 표시하는데 충분하다. 이들 계수들은 리드내의 dc 계수 Yo.o와 함께 그것의 출력에 계속해서 공급된다. 이 순서는 제3도에서 화살표에 의해 표시되며, 이를 목적으로 어드레스 워드 AD(i.k)를 발생하는 제어 회로(22)에 의해 결정되고 그들을 변형회로(21)에 공급 한다. 따라서 얻어진 계수 시리즈는(제4도에 도시된) 또한 양자화 회로(23)에 공급된다. 이 회로는 제5도에 도시된 양자화된 계수 Yi.k가 얻어지도록 어떤 양자화 동작에 대해 수신된 계수 Yi.k를 수반하여, 상기 모두는 어떤 워드 길이를 가진다. 이 실시예에서는 양자화가 계수 블록내의 계수 위치에 의존하게 취한다. 결국 양자화 회로(23)는 계수뿐 아니라 관련 어드레스 워드 AD(i.k)를 수신한다. 따라서 많은 ac 계수는 작고, 많은 양자화된 계수 Yi.k는 제로값을 가진다.
이 접속에서는 제로 계수 및 비제로 계수로서 설명되어 공통적으로 실행된다.
도시된 실시에에서 계수 Yi.k는 계속해서 어떤 가변 길이 코딩 전략에 대해 64 양자화된 계수 Yi.k의 계수 블록 각각을 수반하는 가변 길이 코딩(VLC)에 공급되며 그들은 비트 시리얼 포맷내의 일련의 데이터 워드로 변환하며 후에, 상기 전송 비트 시리즈 Zj가 이 VLC 코딩 회로(24)의 출력에서 얻어지도록 전송 비트 블록으로서 설명된다.
다른 가변 길이 코딩 전략은 이 경우에 이용가능하다.
예로, 데이터 워드가 각각의 가능한 값에 대해 한정되며, 계수 Yi.k가 취해진다. 이 데이터 워드의 비트 넘버는 발생하는 값의 계수를 가능성에 의존한다. 또다른 전략(VLC-RL 전략으로 설명되는)은 그것의 비제로 계수가 상술된 VLC 전략을 수반 한다는 것이며 일련의 연속적 제로 계수는 공지된 런 길이 코딩을 수반한다. 공지된 바와같이, 길이-가변 데이터 워드는 런이 취해지는 각각의 길이에 대해 한정되고, 상기 데이터 워드는 런의 제로 계수 넘버를 표시하고 상기는 이 길이 발생의 런 가능성에 의존하는 다수의 넘버를 가진다. 그러므로, 참고 번호(6)으로 기술된 전략(PKI 전략으로 설명되는)과 제2도의 실행은 더욱더 빈번히 지령된다. 이 전략에서 제5도에 도시된 일련의 계수는 보조 코딩회로(241)에서 이벤트로 분할된다. 이벤트는 일련의 순간적인 계승 또는 제로 계수 진행과 함께 dc 계수 또는 비제로 ac 계수를 포함할 것이다.
시리얼즈와 같은 제로 계수 넘버는 제로값을 가진다. 상기 보조 코딩 회로(241)는 각 이벤트에 대해 정확히 특징지워지는 이벤트 워드를 공급하며, 즉, 계수 진폭과 순간적으로 진행 되거나 계승하는 제로 계수의 넘버를 공급한다. 각각 가능한 이벤트 워드 e에 대해 데이터 워드는 정확하게 관련 이벤트를 특징지우며 중요 비트 넘버는 관련 이벤트 발생의 가능성에 의존하고 VLC 진폭 메모리(242)에 기억된다. 이들 데이터 워드는 관련 이벤트 워드 e가 어드레스에 공급되지 마자 이 메모리(242)로부터 판독된다.
예로, 가변 길이 코딩에 대한 dc 계수와 같은 임의 계수를 수반하는 것이 아니라 고정된 길이 코딩을 가지는 장점이 있다는 것은 자명한 일이다.
전술로부터 VLC-RL 전략과 PKI 전략에서 각각의 보조 화상에 대해 발생된 데이터 워드 넘버가 이 보조 화상을 변형 하므로써 얻어진 계수 넘버보다 상당히 작다는 것은 자명한 일이다.
하나의 전송 비트 블록을 다른것과 구별하기 위해, 블록 분리 파라미터는 각각의 보조 화상에 대해 어떤 방법이나 다른 방법으로 발생되며 상기 파라미터의 도움으로 코드워드가 하나의 전송 비트 블록을 조인트하게 형성하는 수신기 스테이션에서 확인된다. 이 블록 분리 파라미터는 예를들어 코드워드 넘버나 비트 넘버는 전송 비트 블록에 포함되는 것을 표시하며, 하지만 마지막 전송 비트 블록의 코드워드가 변경되며, 일반적 으로는 블록단으로서 공지되고 EOB로서 설명된다.
제2도의 실시예에서는 이 블록 분리 파라미터가 EOB에 의해 형성되는 것을 알 수 있다. 이는 어드레스 워드 AD(77)를 제어 회로(22)로부터 수신하자마자 보조 코딩 회로(241)에 의해 공급된 이벤트 워드 LEW(마지막 이벤트 워드)에 응답하여 VLC 진폭 메모리(242)에 의해 공급되며, 상기 어드레스 워드는 계수블록의 마지막 계수를 표시하며 상기는 이벤트 워드가 관련 계수 블록을 제외하지 않을 것을 표시한다.
도시된 실시예에서는 VLC 진폭 메모리(242)의 출력 에서의 데이터 워드가 병렬 비트 포맷으로 발생하는 것을 표시한다. 그러므로, 전송용으로 그들은 비트 시리얼 포맷으로 변환되며 그러므로 병렬-직렬 변환기(243)에 공급된다.
이 변환기는 또한 VLC 진폭 메모리(242)에 의해 공급되는 각각의 데이터 워드에 대해 VLC 길이 워드(VLC-L)를 수신하며, 상기 길이 워드는 관련 데이터 워드로 포함된 중요한 비트 넘버를 표시한다. 오직 이들 중요한 비트는 전송 비트 스트림 Zj가 얻어지도록 병렬-직렬 변환기(243)의 출력에 공급된다.
상기 VLC 기이 워드 VLC-L은 이벤트 워드 e에 의해 어드레스된 VLC 길이 메모리(244)에 의해 공급되며 각각의 이벤트 워드에 대해 VLC 길이 워드를 포함한다.
따라서 얻어진 비트 직렬 데이터 워드의 직렬뿐 아니라 메모리(244)에 의해 공급된 VLC 길이 워드는 포맷팅 회로(3)에 공급되며 역기서 포맷팅 동작을 수행한다. 상기 포맷팅 회로(3)는 교대로 활성되는 제1 및 제2작동 모드를 가진 2개의 병렬 포맷팅 채널 Ⅰ 및 Ⅱ를 구비한다. 도면에서 상기 다른 동작은 2개의 스위치들(30, 31)에 의해 심벌화 된다. 각각의 포맷팅 채널은 A1, A2, B1, B2 각각을 통해 2개 메모리의 직렬 회로를 포함하며, 상기 모두는 예로, 랜덤 억세스 메모리(RAM)의 형태이다. 이들 메모리들은 이를 목적으로 메모리(244)로부터 VLC 길이 워드 VLC-L을 수신 하는 처리기(32)에 의해 어드레스 된다.
이 포맷팅 회로는 채널 비트 스트림 Zj를 공급하며 매번 N 연속 전송 비트 블록(후에는 슈퍼 전송 비트 블록으로서 설명되는)은 M 비트 위치 각각(제6(a)도를 보라)을 가진 N 보조 채널 비트 블록 2CBn을 포함하는 채널 비트 블록으로 변환된다. 상기 포맷팅 회로의 동작은 제6(b)도 내지 제6(e)도를 참고로 설명되어 있다. 제6(b)도는 예를들어, 110, 70, 90, 120, 100 비트를 가진 다른 길이의 N=5 전송 비트 블록 TRB1, ... TRB5을 포함하는 슈퍼-전송 비트 블록을 도시한다. 상기 포맷팅 회로는 5개의 보조 채널 비트 블록에서 이들 5개의전송 비트 블록을 수용한다. 결국 각각의 전송 비트 블록 TRBn은 또한 제6(b)도에 도시한 바와같이, 주 블록 Hn과보조 블록 Sn으로 첫번째로 분할된다. 다른 분할은 복잡한 3개의 예가 더욱 자세히 기술되지 않고, 가능해진다 첫째 예에서 주 블록은 선택된 코드 워드의 고정 넘버중 모든 비트를 포함한다. 이들 코드워드가 가변 길이인 경우에, 이는 주 블록이 길이로 변화할 수 있다는 것을 의미한다. 상기 선택된 코드워드는 중요하게 고려된 최소의 워드일 것이다. 제2의 예에서 주 블록은 전송 비트 블록의 제1Q비트를 포하하며, 이들 Q비트보다 약게 적은 비트를 포함하는 경우에는, 전송 비트 블록의 모든 비트를 포함한다. 제3의 예에서 주 블록은 완성 코드 워드의 가변 넘버를 포함하며, 상기 넘버는 비트 넘버가 대략 소정 대응 넘버와 동일하도록 선택된다. 또한 이 비트 넘버는 이 소정의 넘버와 동일하게 된다. 또다른 기준은 이 비트 넘버가 대부분 소정 넘버와 동일하거나, 소정 범위 내에 있다는 것이다. 예로, 전송 비트 블록은 중요한 제1의 3개의 코드워드와 함께, 12 12 10 9 15 14 18 13 7 비트의 9개의 코드워드 위로 퍼지는 110 비트를 포함하게 취한다.
그리고 주 블록은 적어도 50 비트를 포함해야만 하며, 주 블록은 이 경우에 제1의 5의 코드워드와 58비트를 포함한다. 그러므로, 다른 기준에서 주 블록이 50 비트보다 많이 포함하는 경우에, 주 블록은 제1의 4개의 코드워드와 43 비트를 포함한다.
두번째 예에 따라 후에 주 블록은 전송 비트 블록의 제1Q비트를 포함한다. 실제 표시 M은 100으로 선택되고 Q는 80으로 선택된다.
연속의 주 비트 블록은 제6(c)도에 도시된 바와같이 보조-채널 비트 블록으로 구성된다. 상기 섀도우된 영역은 여전히 자유로운 비트 위치를 표시한다. 상기 나머지 보조 블록 Sn 은 보조 직렬로 되어 있으며(제6(d)도를 보라)그들의 연속 비트는 순차적으로 계속 자유로운 연속 비트 위치에 수용된다. 이는 제6(e)도에 도시된 채널 비트 블록을 발생 한다. 그로부터 표시된 바와같이, 30비트 S1의 제1 20은 여전히 자유로운 20비트에 수용되며 상기는 즉시 H1으로 진행된다. H2와 H3 사이의 30 자유 비트 위치중 제1의 10은 S1의 10 나머지 비트, 보조 블록 S3 중 10비트에 의한 다음 10, S4의 제1 10 비트에 의해 계속된 10에 의해 차지한다.
이 경우의 예에서는 N=5가 선택됨을 자명한 일이다.
슈퍼 전송 비트 블록의 전송 비트 블록 넘버는 또한 6480을 통해 완전한 화상의 보조 화상의 넘버와 동일하게 선택된다.
그러므로, 실제로, 다수의 30은 더욱 눈에 띠게 나타난다.
채널 블록의 사용은 교정 불가능한 전송 에러가 계속 발생되는 경우에, 그것의 영향이 단지 30 화상으로 제한된다는 장점이 있다.
제2도에 도시된 실시예에서 슈퍼 전송 비트 블록중 30 전송 비트 블록은 예로 메모리 A1에 차례로 기록된다.
판독후 이들 30 전송 비트 블록 메모리 A1은 예로 제7(a)도에 도시된 바와같은 내용을 가진다. 이들 도면에서 SP는 자유 메모리 위치를 표시한다. 연속의 전송 비트 블록이 메모리 A1 내에서 1비트씩 기록하는 동안, 처리기(32)는 각 코드워드에 대해 관련 VLC 길이 워드를 수신한다. 이들 길이 워드들은 넘버가 많은 비트들이 전송 비트 블록으로 구성되어 어떻게 표시되어 얻어질 수 있도록 각 전송 비트 블록에 대해 수용된다. 이 넘버는 “비트코스트”로서 설명된다. 상기 비트 블록 TRBn에 대한 비트코스트는 BCn에 의해 표시된다.
제7(b)도에서 상기 관련 비트코스트는 메모리 A1 내에 기록된 다수의 전송 비트 블록에 대해 도시된다. 이들 비트코스트는 처리기(32)의 부분을 형성하는 메모리 BCA의 메모리 위치에 기억된다. 메모리 B1에 기록된 전송 비트 블록에 대해서 대응 비트 코스트는 또한 처리기(32) 부분을 형성하는 메모리 BCB의 메모리 위치에 기억된다.
이 실시예에서 처리기(32)는 메모리들 OFWA 및 OFWB 의 제2셋을 가진다. 각각의 메모리 위치에서 넘버 OFWn은 비트 코스트 BCn과 전송 비트 블록 TRBn에 대해 이전에 고정된 넘버 Q간의 차를 표시하여 기억된다. 이 차는 “오버플로우”로서 설명된다. 어떤 전송 비트 블록에 대해서는 관련 오버 플로우가 제7(b)도에 도시되어 있다.
30 연속 전송 비트 블록중 모든 비트가 메모리 A1내로 기록된 후, 관련 비트코스트는 메모리 BCA로 기록되며 오버 플로우는 메모리 OFWA내로 기록되며, 30 연속 전송 비트 블록의 비트는 하나씩 메모리 B1에 기록되고 관련 비트 코스트는 메모리 BCB에 기록되고 오버플로우는 메모리 OFWB에 기록된다.
순간적으로 메모리 A1내의 비트는 메모리 A2에 대해 카피된다.
더욱 더 이해하기 위해 메모리 A2는 M 비트 각각의30 메모리 행을 포함한다. 이것은 제7도에 도시되어 있으며 연속의 메모리 행은 gr1내지 gr30에 의해 표시된다. 이 카핑 처리는 처리기(32)에 의해 릴리이즈 된다. 더욱 특히 각 전송 비트 블록 TRBn의 제1Q비트(표시되는 경우)는 메모리 행 grn으로 첫번째 카피된다. 그러므로, TRBn이 이들 Q비트보다적게 포함되는 경우, 오직 이들이 메모리 행 grn으로 조사되는. 결국 나머지 비트는 다른 메모리 형로 자유 메모리 위치로 카피된다. 제7도에 도시된 실시예에 대해서 이들 카핑 처리는 전송 비트 블록 TRB의 제1처리 위상으로 제1 80 비트가 메모리 행 gr1로 카피되고, TRB2의 70비트가 메모리 행 gr2로 카피되는 결과를 가진다. 이 제1처리 위상 메모리 행 gr1의 완성이 20 자유 메모리 위치를 갖고 난후, 메모리 행 gr2는 30을 가진다. 제7(c)도는 쇄선에 의해 이 제1처리 위상의 단부에서 다른 메모리 행의 필링 정도를 도시한다. 제2처리 위상에서 전송 비트 블록 TRB1의 카피될 30 비트는 메모리 행 gr1및 gr2위로 스프레드 된다. 전송 비트 블록 TRB1의 나머지 30 비트의 제1 20 비트는 메모리 행 gr1로 20 자유 메모리 위치에 대해 카피되며, 다른 10 비트는 메모리 행 gr2로 30 자유 메모리 위치의 제 1 10으로 카피된다. 메모리 A1(제7(a)도)내의 모든 비트가 이 방법으로 메모리 A2(제7(c)도)에 대해 카피되는 경우, 메모리 A2의 메모리 행은 계속 판독되며 메모리 행 gr1의 M=100 비트는 계속 판독되고, 메모리 행 gr2의 M=100비트도 판독된다.
이 카핑 처리는 제8도 및 제9도에서 흐름도로서 도시되어 있다. 특히 제8도는 제1처리 위상을 도시하며 제9도는 이 카핑 처리의 제2처리 위상을 도시한다.
메모리 A1, B1 및 A2, B2 내의 메모리 위치중 어드레스 R1 및 R2는 주 어드레스 M1, M2 및 제1보조 어드레스 K 및 제2보조 어드레스 P 각각의 기계적 합에 의해 결정된다.
제8도에 도시된 바와같이, 상기 카핑 처리는 제1처리 위상은 초기 단계(800)에서 시작한다. 이 단계에서 처리기(32)의 내부 카운터의 계수 n은 1로 리셋된 전송 비트 블록 TRBn의 원래 넘버를 표시한다. 이 카운터는 후에 전송 블록 카운터로서 설명된다. 상기 주 어드레스 M1 및 M2는 또한 제로로 리셋되며 단계(801)에서 보조 어드레스 K는 제로로 리셋되고 단계(801)에서 보조 어드레스 P는 K와 동일하게 구성된다. 다른말로 하면, 처리기(32)는 메모리 A1 뿐아니라 메모리 A2의 제1메모리 위치를 어드레스 한다. 단계(802)에서 메모리 A1의 메모리 위치 R1=M1+K의 비트가 계속해서 메모리 A2의 메모리 위치 R2=M2+K로 카피 된다. 단계(803)에서 상기 보조 어드레스 K는 1씩 상승하며, 단계(804)에서 계속해서 이 보조 어드레스가 값 Q(=80)에 도달되는지를 채크한다. 아닌 경우, 단계(805)에서 이 보조 어드레스가 전송 비트 블록 TRBn,(즉, TRBn의 비트코스트)에서 비트넘버와 동일한 값에 도달하는지를 채크한다.
이것이 둘중 아무것도 아닌 경우, 메모리 행 grn에 카피 되는 전송 비트 블록 TRBn의 비티가 존재하며 상기 단계(801′, 802-805)는 다시 수행된다.
단계(805)에서는 전송 비트 블록 TRBn의 모든 비트가 메모리 행 grl으로 카피되고 단계(804)에서 전송 비트 블록 TRBn의 제1Q비트가 메모리 행 grn에 카피되는 것을 나타내며, 단계(806)에서 많은 자유 메모리 위치가 계속해서 메모리 행 grn에서 어떻게 이용되는가를 계산한다.
이 넘버는 나머지 위치로서 설명되며 RSTn에 의해 표시된다.
이를 위해 계산은 이전에 계산된 오버플로어 데이터(제7(b)도를 보라)로서 구성된다. 각 메모리 행 grn에 대한 나머지 위치의 넘버는 제7(d)도에 도시되고 이들 데이터는 처리기(32)의 다른 내무 메모리에 기억된다. 단계(807)에서 상기 주 어드레스 M1은 연속적으로 다음 전송 비트 블록 TRBn+1의 제1비트에 대응한 값으로 셋되며 주 어드레스 M2는 다음 메모리 행 grn+1의 제1비트에 대응한 것으로 셋된다.
계속해서 전송 블록 카운터의 계수 n은 1씩 상승한다. 단계(808)에서 모든 30 전송 비트 블록이 기술된 수단으로 처리되는 것이 나타날 때, 단계(801-808)은 다시 수행된다. 이 제1처리 위상에 의해 제1Q(=80) 또는 적당히 대응 전송 비트 블록 TRBn의 모든 BCn 비트가 메모리 행 grn중 각 하나에 카피되는 경우, 제2처리 위상이 수행된다. 이는 제9도에 도시되며 2개의 주 어드레스 M1과 M2가 제로로 셋되는 초기 단계(900)를 구비한다. 상기 전송 블록 카운터의 계수 n는 1로 셋되며 처리기(32)의 다른 내부 카운터의 계수 m은 메모리 행의 원래 넘버를 표시하고 제로로 셋된다. 이 카운터는 후에 메모리행 카운터로서 설명된다.
단계(901)에서는 실제 전송 비트 블록 TRBn의 오버 플로우가 포지티브, 즉, Q(=80) 비트보다 더욱 더 포함하는지를 채크한다 이 경우에, 보조 어드레스 K는 메모리 A1에 대한 어드레스 R1이 Q로 되도록 단계(902)에서 값 Q(=80)로 셋된다. 단계(903)에서 어드레스 R2=M2+P는 바로 결정된다.
결국 주 어드레스 M2는 값 m*M으로 셋되며, 제1순간은 제로와 동일하다. 계속해서 상기 메모리 행 카운터의 계수는 1씩 상승하며 상기 제2보조 어드레스 P는 값 M-RSTm으로 셋된다. 따라서 이 제2보조 어드레스는 값 M(=100)을 초과하지 않고, 이 보조 어드레스는 단계(904)에서 M과 비교된다.
P가 실제로 M보다 크게되는 경우에 단계(903)는 주 어드레스 M2가 다음 메모리 행 grm+1의 시작부 및 상기 어드레스 R2가 상기 메모리 행 grm+1에서 제1자유 메모리 우치로 셋되도록 다시 수행된다.
상기 제2보조 어드레스 P가 M(=100)보다 더욱 작은 값을 가지는 경우에 메모리 A1에서 어드레스 R1(예로 81)의 비트는 메모리 A2(단계(905))에서 어드레스 R2(예로, 81)로 카피된다. 계속해서, 상기 제1보조 어드레스 K와 제2보조 어드레스 P는 단계(906)에서 1씩 상승한다. 단계(907)에서 제1보조 어드레스 K가 관련 비트 블록에서 비트 넘버 보다 계속해서 작은 경우, 비트는 계속해서 메모리 A2에 카피되며 따라서 단계(904-907)는 다시 수행된다. 따라서 새롭게 카피되는 비트는 다음 메모리 행의 제1자유 메모리 위치로 카피된다. 상기 관련 전송 비트 블록이 카피될 어떤 비트를 더 이상 포함하지 않는 것을 나타내자마자, 주 어드레스 M1은 단계(908)에서 다음 전송 비트 블록 TRBn+1의 시초로 셋된다. 더구나, 전송 블록 카운터의 계수는 단계 (909)에서 1씩 상승하며 이 연속 전송 비트 블록의 원래 넘버로 구성된다. 마지막으로 단계(910)에서 이 계수가 슈퍼 전송 비트 블록에서 전송 비트 블록의 넘버를 초과하는 값에 도달하는지 아닌지를 체크한다. 이 계수가 실로 30을 초과하는 경우, 이 제2처리 위상은 단부로 들어오며 새로운 슈퍼 전송 비트 블록이 하나의 메모리에서 다른 메모리까지 카피된다.
단계(901)에서 전송 비트 블록 TRBn은 이미 카피된 비트에 첨가하여 카피될 다른 비트를포함하는 것은 주목할만한 일이다. 이것이 상기 경우가 아닌 경우, TRBn의 비트의 전체 넘버가 Q(=80)의 고정된 넘버보다 작은 경우, 주 어드레스 M1은 다음 전송 비트 블록(단계908)의 시작부로 셋되고 이 블록이 슈퍼-전송 비트 블록(단계(909) 및 (910))내에 존재하는 경우 카피되지 않은 비트는 단계(901-907)를 다시 수행하므로써 카피된다.
[디코딩/변형 스테이션]
제2도의 코딩/변형 스테이션과 협조하여 구성된 디코딩 스테이션의 더욱 상세한 실시예는 제10도에 도시되어 있다. 상기는 입력 BI가 스테이션 A로부터 비트스트림 Zj를 수신하며 상기를 변형 회로(4)에 공급한다. 이 비트 스트림내의 연속적인 채널 블록은 제1메모리 C1과 제2메모리 D1으로 교대로 기록된다. 어떤 것이 이들 메모리중 하나에 기록되는 경우, 다른 메모리의 내용은 메모리 C2 및 D2 각각에 카피된다. 이들 2개 메모리들의 다른 사용은 2개의 스위치(40, 41)에 의해 도면에서 심벌되어 있다.
간단히 하기 위해 변형 회로(3)의 각각의 메모리 C1과 D1 및 메모리 A2 및 B2는 M 비트 각각(제11도를 보라) 30 로우 gr1...gr30으로 분할된다. 메모리 위치 어드레싱을 위해 상기 메모리 C1과 C2 또는 D1과 D2는 어드레스 R1과 R2 각각을 수신한다. 상기 어드레스 R1이 주 어드레스 MR1과 보조 어드레스 K의 수학적 합과 동일하며, 어드레스 R2는 주 어드레스 MR2와 보조 어드레스 m의 수학적 합과 동일하다. 메모리 C1 또는 D1으로부터 판독된 비트는 공급된 직렬 비트 스트림으로 EOB 코드워드의 존재를 검출하는 EOB 검출기(42)에 공급된다.
결국 상기 EOB 검출기(42)는 메모리 C1 또는 D1이 새로운 어드레스 R1을 수신할 때마다 시프트 펄스 S를 수신 하는 시프트 레지스터(421)를 구비한다 로직 신호 f를 공급하는 디코딩 네트워크(422)는 이 시프트 레지스터에 결합 된다. 상기 신호는 시프트 레지스터가 EOB 코드워드와 값 “0”을 구비할 때마다 값 “1”을 가지며 상기 EOB 코드워드를 포함하지 않는다. 상기 메모리 C1 또는 D1에 기억된 비트는 비트 블록에서 비트 블록으로 메모리 C2 또는 D2로 카피 된다. 이들 메모리 C2 및 D2는 이를 목적으로 어드레스 R2를 수신한다. 예로 D2와 같은, 비트가 하나의 메모리로 카피되는 경우, 비트는 다른 메모리 C2로부터 판독된다.
상기 메모리 C2 및 D2의 다른 사용은 스위치(43, 44)에 의해 도면에서 심벌화되어 있다. 메모리 C2 또는 D2로부터 판독된 비트는 같은 길이를 가지고 일련의 64 계수 각각으로 각 전송 비트 블록을 변환시키는 가변 길이 디코딩 회로(45)에 공급된다. 이 일련의 계수는 전송 비트 스트림 Zj를 조인트 하게 형성한다. 변형 디코딩 회로(5)에서 얻어진 계수는 D/A 변환기를 아날로그 화상 신호 PS(1)로 변환시키는 일련의 화상 신호 샘플 s(n)로 변환한다.
상기 어드레스 R1, R2 및 시프트 펄스 S는 또한 디코딩 네트워크(422)로부터, 로직값 f를 수신하는 제어 처리기(46)에 의해 발생된다.
상기 변형 회로(4)는 일련의 보조-채널 비트 블록 SCBn(제6(a)도를 보라)를 원래의 전송 비트 블록(제6(b)도를 보라)으로 변환한다. 제1변형 위상에서는 메모리 행 grn및 EOB 코드워드가 제1Q(=80)비트에 존재하는지를 채크한다. 메모리 행 grn에서 이 EOB 코드워드의 마지막 비트 위치는 블록 제한 BGn으로서 설명되고 처리기(46) 부분을 형성하는 블록 제한 메모리 BG 위치에 기억된다.
EOB 코드워드가 메모리 행의 Q=80 제1비트내에서 발견 되지 않는 경우에, 낫 파운드 플랙(not found flag)은 관련 블록 제한 BGn에 할당된다. 제11(b)도에서 상기 관련 블록 제한(비트 넘버)은 메모리 행(보조 채널 비트 블록) 넘버에 대해 주어진다. 블록 제한이 이 방법으로 공지되는 경우, 1만 관계한 모든 비트들과 같은 전송 비트 블록은 계속해서 메모리 C1에서 메모리 C2까지 D1에서 D2까지 제2변형 위상으로 카피된다. 메모리들 C2와D2의 메모리 위치가 올림차순으로 어드레스됨은 자명한 일이다.
제12도에 도시된 바와같이, 상기 제1변형 위상은 초기 단계(1201)에서 시작된다. 이 단계에서 처리기(46)내부 카운터(메모리 행 카운터로서 설명된)의 계수 n은 메모리 행 grn(보조 채널 비트 블록 SCBn)의 원래 넘버를 표시하고 1로 셋된다. 더구나, 상기주 어드레스 MR1은 제로로 셋된다. 단계(1202)에서 보조 어드레스 K 계속해서 제로로 셋되며 단계(1203)에서 이 보조 어드레스 K는 어드레스 R1=MR1+K에서 비트가 시프트 레지스터(421)로 공급된 후 1씩 상승한다. 단계(1204)에서 상기는 시프트 레지스터가 EOB 코드워드를 포함하는지를 채크한다. 이는 디코딩 네트워크(422)가 로직 “1”을 공급하는 것을 의미한다. 이 경우가 아닌 경우, 단계(1205)에서 상기 메모리 행 grn의 모든 제1Q(=80)비트는 어드레스 되어 시프트 레지스터(421)에 공급된다.
아직도 이경우가 아닌 경우, 단계(1203-1205)는 다시 수행된다.
그러므로, EOB 코드워드가 메모리 행 grn(단계 204)의 제1Q비트내에 존재되는 것을 표시할 때, 보조 어드레스 K의 실제값은 블록 제한 메모리 BG(단계 1206)에서 블록 제한 BGn으로서 기억된다. 그러므로, EOB 코드워드가 메모리 행 grn(단계(1205))의 이들 Q 비트내에 존재하지 않는 경우, “낫 파운드 플랫”(?)은 단계(1207)에서 블록 제한 메모리 BG의 메모리 위치 BGn에 기억된다. 상기 Q(=80) 제1비트내의 EOB 코드워드가 존재하여 메모리 행 grn에 대해 조사되는 경우, 그것의 마지막 비트가 존재하고(BGn), 이 메모리 행의 오버플로우 비트 OFWn의 넘버는 단계(1208)(제11(c)도를 보라)에서 결정된다. 이 넘버는 메모리 행 및 위치의 전체 비트 넘버M(=100)사이의 차와 동일하며 여기서 EOB 코드워드의 마지막 비트가 존재하며, 그러한 코드워드가 발견 되지 않는 경우는, M(=100) 및 Q(=80)사이의 차가 존재한다.
이 마지막 비트 EOB 뿐아니라 Q의 위치는 보조 어드레스 K의 마지막 값에 의해 표시된다. 이 단계(1208)에서 상기 메모리 행 카운터 n은 주 어드레스 MR1이 M(=100)만큼 상승된 후 1씩 상승한다. 모두 N=30 메모리 행이 이 방법(단계 1209)으로 처리되지 않은 경우, 단계(1202-1208)은 다음 메모리 행 grn+1에 대해 반복된다.
대응 블록 제한 BGn이 수값 또는 이 제1변형 이상에 의해 각 메모리행 grn에 대해 플랙(?)을 발견하지 못하는 것을 알자마자, 상기 제2변형 위상은 모든 비트가 1에 관계 되고 같은 전송 비트 블록이 메모리 C1 또는 D1에서 메모리 C2 또는 D2까지 하나씩 카피되어 수행된다. 이러한 제2변형 위상은 제13도에 도시되어 있다. 이는 메모리 행 카운터가 다시 1로(n:=1)리셋되는 초기 단계(1301)를 포함하며, 보조 어드레스 m은 1로 리셋되고 2개의 주 어드레스는 제로로 셋된다. 단계(1302)에서 보조 어드레스 K는 메모리 C1 또는 D1 뿐아니라 다른 보조 어드레스 q를 어드레싱하기 위해 배타적으로 사용되며, 상기는 어드레싱 메모리 C2 또는 D2에 대해 배타적으로 사용되어 제로로 셋되고 블록 제한 변수 bgn은 또한 제로로 셋된다. 계속해서 메모리 위치 R1=MR1+k에서 비트는 시프트 레지스터(421)에 공급되고 단계(1303)에서 메모리 C2 또는 D2의 메모리 위치 R2=MR2+q로 카피된다. 계속해서 상기 보조 어드레스 k 및 q 뿐아니라 블록 제한 변수 bgn 은 단계(1304)에서 1씩 상승한다. 단계(1305)에서는 보조 어드레스 k가 Q(=80)보다 작은 것을 표시하는 경우, 그리고 단계(1306)에서 블록 제한 변수 bng이 계속해서 블록 제한 BGn의 실제값과 동일하지 않은 경우, 단계(1303-1306)은 다시 다음 비트가 메모리 C1 또는 D1에서 C2 또는 D2까지 카피되도록 다시 수행된다. 그러므로, 상기 블록 제한이 도달되는 것을(단계1306)표시하는 경우, 상기 처리기(46)는 다음 보조-채널 비트 블록의 비트를 카핑하기 위해 준비된다. 결국 주 어드레스 MR1은 다음 메모리 행의 제1메모리 위치에 단계(1307)에서 첫번째로 셋되며, 메모리 C2 또는 D2에 대한 주 어드레스 MR2는 다음 자유 메모리 위치 MR2+BGn에 셋되며 마지막 메모리 행 카운터는 n+1로 1씩 상승한다. 단계(1308)에서 메모리 C1 또는 D1의 모든 30 메모리 행이 처리되지 않는 것을 표시하는 경우, 단계(1302-1308)은 메모리 행(n+1)(여기서는 보조 채널 비트 블록 SCBn+1)에 대해 반복된다. 그러므로, 모든 메모리 행이 처리되는 경우, 제2변형 위상이 끝으로 돌아간다.
메모리 행 grn의 모든 제1Q(=80) 비트가 카피 되는 것을 단계(1305)에서 조사하고(시프트 레지스터(421)뿐아니라 메모리 C2 또는 D2로) 그리고 블록 제한이 도달되지 않는 경우에, 이는 관련 전송 비트 블록이 다른 메모리 위치에 심지어 다른 보조 채널 비트 블록(메모리 행)에서 조차 수용 되는 것을 의미한다. 이 전송 비트 블록의 다른 비트를 메모리 C1 또는 D1의 메모리 위치에서 조사하기 위해, 탐색이 범위｛(M-1)-OFWm｝...(M-1)에서 메모리 위치중 하나 이상으로 비트가 카피하는 것이 가능하도록 메모리 행 grm에 대해 순서 m=1, 2, 3...으로 발생한다. 이는 오버플로어 비트 (OFWm에 의해 표시된)넘버가 오버플로어 비트가 카피될 때 마다 1씩 감소된다는 사실에 인식한다. 이 탐색 동작에 대하여 단계(1309)에서는 메모리 행 grm의 오버플로어 비트가 존재하는지, 다른말로 하면 OFWm이 포지티브인지를 채크한다. 이것이 상기 경우(오버플로어 비트가 이용될 수 없는 경우)에는 다음 메모리 행 grm+1이 오버플로우 비트 인지 (단계(1310)) 아닌지를 채크한다. 메모리 행이 계속 카피되는 (OFWm＞0) 오버플로어 비트를 알 수 있는 경우, 보조 어드레스 K는 단계(1311)에서 값 M-OFWm(=100-0OFWm)에 셋되며, 상기는 메모리행 grm에 카피될 제1오버플로우 비트 어드레스에 대응한다. 단계(1312)에서 이 비트는 실로 C2 또는 D2의 메모리 위치 R2로 카피된다. 단계(1313)에서 보조 어드레스 q는 계속해서 1씩 상흥하며, OFWm은 1씩 감소되고, 메모리 행 grm에 카피될 오퍼플로어 넘버는 1씩 감소한다.
마지막으로, 단계(1314)에서는 EOB 코드워드가 시프트 레지스터(421)에 순간적으로 존재하는지를 채크하며, 상기 처리는 전송 비트 블록에 관한 모든 비트가 메모리 C1 또는 D1 내지 C2 또는 D2 각각으로부터 카피되기 때문에 단계 (1307)로 계속된다. 상기 시프트 레지스터가 EOB 코드워드를 포함하지 않는 경우에, 단계(1309-1314)가 반복되는 것을 표시한다.
기술된 실시예에서는 상기 블록 분리 파라미터가 EOB 코드워드에 의해 형성되도록 취한다. 이미 표시된 바와같이, 다른 블록 분리 파라미터는 다른말로 하면, 파라미터가 어떻게 많은 코드워드를 표시하고 어떻게 많은 비트가 전송 비트 블록에 포함되는가를 표시한다. 또한, 다른 블록 파라미터를 사용할 때 기술된 숙련된 사람은 기술의 활성에 의지하지 않고 광범위하게 기술된 변형 회로의 기술에 기초하여 변형 회로의 실행에 대해 구성된다. 사실, 모든 이들 변형 회로는 보조 블록을 조인트하게 형성하는 채널 비트 블록에서 연속적 비트가 대치되게 공통적으로 되며 즉시 삽입된 이들 주 블록의 길이는 관련된 블록 분리 파라미터에 대응한 길이보다 적다. 이는 아래에 따른 것으로 고려된다.
주 블록과 관계되지 않은 모든 이들 비트는 채널 비트 블록으로부터 수행되며 보조 비트가 얻어지도록 다른 비트(제6(d)도를 보라)뒤에 하나가 위치한다. 결국 이 채널 비트 블록의 제1주 블록은 이 주 블록은 성장되고 차단되는 보조 비트의 비트 넘버를 가지고 첫번째로 보충되며 비트 넘버 또는 코드워드는 블록 분리 파라미터에 대응한다.
상기 제2주 블록은 대응 수단(제1주 블록이 보충되는 비트에 의해 감소된 원래의 보조 비트)으로 나머지 보조 비트로 보충된다.
전에 기술한 실시예에서 칼라 텔레비젼 화상을 구성 하는 3개의 신호들 PS(1), PS(2), PS(3)중 하나의 처리는 이들 3개의 신호 각각이 같은 방법으로 취급되기 때문에 자세하게 주어진다. 실제로 이들 3개의 신호들은 분리적으로 샘플되고(보통은 개별 샘플링 주파수에서)디지트된다 상기 얻어진 디지틀 화상 신호는 소정의 패턴에 따라 이들 3개의 화상 신호와 관계한 계수 블록에 순차적으로 공급되는 변형 회로(21)에 시분할 멀티플랙스 포맷으로 공급된다. 예로, 첫번째는 PS(1)과 관계한 2개의 계수 블록과, 연속해서 PS(2)과 관계한 하나의 계수 블록을 공급하며, PS(1)과 관련한 2개의 계수 블록과 다시 PS(3)과 관계한 하나의 계수 블록을 공급한다. 상기 전송 비트 스트림 Zj은 전송 비트 블록에 의해 형성되며, 상기 패턴과 일치하여, 3개의 다른 화상 신호와 관계한다. 그러한 상태에서 보조 채널 비트뿐 아니라 주 블록이 다른 화상 신호에 대해 다른 길이를 가지는 것은 자명한 일이다.

Claims (10)

  1. 화상들을 디지틀 형태로 수신기 스테이션으로 전송하는 전송기 스테이션에 있어서, 상기 화상들을 다양한 길이의 일련의 전송 비트 블록들로 부호화하는 부호화 수단으로서, 상기 전송 비트 블록들 각각은 가장 중요한 제1코드 워드들과 덜 중요한 제2코드 워드들을 포함하는, 상기 부호화 수단과, 소정 수의 서브 채널 비트 블록들을 포함한 채널 비트 블록을 구성하도록 이와 동일한 소정 수의 연속된 전송 비트 블록들의 그룹을 포맷 동작을 받게 하는 포맷 수단으로서, 상기 서브 채널 비트 블록들 각각은 소정의 길이를 가지고, 상기 서브 채널 비트 블록들 각각은 상기 채널 비트 블록 내의 소정의 비트 위치에서 시작되며, 상기 포맷 수단은 상기 전송 비트 블록들의 상기 제1코드 워드들을 상기 서브 채널 비트 블록들 각각의 제1비트 위치들에 수용하고 상기 각 서브 채널 비트 블록 내에 맞지 않는 제2코드 워드들을 다른 서브 채널 비트 블록들의 나머지 비트 위치들에 분산시키도록 배열되는, 상기 포맷 수단을 포하하며, 상기 포맷 수단은, 상기 서브 채널 비트 블록의 길이보다 작은 소정의 길이보다 큰 길이를 가진 전송 비트 블록들을, 상기 소정의 길이를 갖고 상기 제1코드 워드들을 포함한 주 블록들과, 상기 제2코드 워드들을 포함한 보조 블록들로 분리하고, 각 주 블록을 상기 각 서브 채널 비트 블록의 상기 제1비트 위치들에 수용하며, 상기 그룹이 상기 보조 블록들의 연속된 비트들을 상기 채널 비트 블록의 연속된 나머지 비트 위치들에 수용하도록 더 배열되는 것을 특징으로 하는 전송기 스테이션.
  2. 제1항에 있어서, 상기 부호화 수단은 각 전송 블록에 대해 한 개의 dc 계수 및 복수의 ac 계수들을 얻는 2차원 정방향 변환이고, 상기 전송 비트 블록의 상기 제1코드 워드들은 상기 dc 계수 및 가장 큰 ac 계수들을 포함하는 것을 특징으로 하는 전송기 스테이션.
  3. 제1항에 있어서, 각 주 블록은 해당 전송 비트 블록의 모든 비트들을 소정의 최대수(Q)까지 포함하는 것을 특징으로 하는 전송기 스테이션.
  4. 제1항에 있어서, 각 주 블록은 해당 전송 비트 블록의 모든 코드 워드들을 소정의 최대수까지 포함하는 것을 특징으로 하는 전송기 스테이션.
  5. 제1항에 있어서, 각 주 블록은 해당 전송 비트 블록으로부터 선택된 복수의 코드 워드들을 포함하되 상기 주 블록의 비트들의 총수는 소정의 범위내인 것을 특징으로 하는 전송기 스테이션.
  6. 다양한 길이의 일련의 전송 비트 블록들을 나타내는 화상 신호로서, 상기 전송 비트 블록들 각각은 다수의 가장 중요한 제1코드 워드들과 다수의 덜 중요한 제2코드 워드들을 포함하는, 상기 화상 신호에 있어서, 고정된 길이의 채널 비트 블록들로서, 각 채널 비트 블록은 상기 채널 비트 블록 내의 소정의 비트 위치들 각각에서 시작하는 소정 길이들의 다수의 서브 채널 비트 블록들의 그룹을 포함하고, 각 서브 채널 비트 블록은 해당 전송 블록의 제1코드 워드들과 전송 블록들의 제2코드 워드들을 포하하는, 상기 채널 비트 블록들을 포함하고, 각 서브 채널 비트는 상기 해당 전송 비트 블록의 상기 제1코드 워드들이 수용되는 상기 서브 채널 비트 블로그이 길이보다 작은 길이를 가진 주 블록과, 나머지 부분을 포함하며, 상기 채널 비트 블록의 상기 나머지 부분들의 연속된 비트 위치들은 상기 그룹의 보조 블록들의 연속적인 비트들로 채워지는 것을 특징으로 하는 화상 신호.
  7. 다양한 길이의 일련의 전송 비트 블록들로 부호화된 화상 신호를 수신하는 수신기 스테이션으로서, 상기 전송 비트 블록들 각각은 다수의 가장 중요한 제1코드 워드들과 다수의 덜 중요한 제2코드 워드들을 포함하는, 상기 수신기 스테이션에 있어서, 상기 화상 신호를 고정된 길이의 채널 비트 블록들의 형태로 수신하는 수단으로서, 각 채널 비트 블록은 사이 채널 비트 블록 내의 소정의 비트 위치에서 시작하는 소정 길이들의 다수의 서브 채널 비트 블록들을 포함하고, 서브 채널 비트 블록은 해당 전송 블록의 제1코드 워드들과 다른 전송 블록들의 제2코드 워드들을 포함하는, 상기 수신 수단과, 상기 채널 비트 블록의 상기 서브 채널 비트 블록들을 해당 전송 비트 블록들로 변환하는 디포맷 수단을 포함하며, 상기 디포맷 수단은, 각 서브 채널 비트 블록을, 상기 서브 채널 비트 블록의 길이보다 작은 길이를 갖고 상기 해당 전송 비트 블록의 상기 제1코드 워드들을 포함한 주 블록과, 나머지 부분으로 분리하고, 상기 채널 비트 블록의 모든 나머지 부분들과 연속된 비트 위치들에 있는 연속된 비트들로부터 상기 전송 비트들의 상기 제2코드 워드들을 포함한 보조 블록들을 형성하며, 상기 해당 전송 블록의 상기 주 블록의 바로 뒤에 전송 블록의 각 보조 블록을 삽입하도록 배열되는 것을 특징으로 하는 수신기 스테이션.
  8. 저장 매체에 있어서, 제6항에서 청구된 화상 신호가 기록된 저장 매체.
  9. 디지틀 화상을 기록 매체에 기록하는 기록 유닛과, 상기 기록된 화상 신호를 재생하는 재생 유닛을 포함하는 비디오 기록기에 있어서, 상기 기록 유닛은 상기 화상 신호를 채널 블록들의 형태로 상기 기록 매체에 기록하도록 제1항에서 청구된 전송기 스테이션을 포함하고, 상기 재생 유닛은 상기 기록된 채널 블록들을 수신하고 상기 화상 신호를 재생하도록 제7항에서 청구된 수신기 스테이션을 포함하는 것을 특징으로 하는 비디오 기록기.
  10. 화상들을 디지틀 형태로 전송하는 방법에 있어서, 상기 화상들을 다양한 길이의 일련의 전송 비트 블록들로 부호화하는 단계로서, 상기 전송 비트 블록들 각각은 가장 중요한 제1코드 워드들과 덜 중요한 제2코드 워드들을 포함하는, 상기 부호화 단계와, 소정 수의 연속된 전송 비트 블록들의 그룹을 이와 동일한 소정의 수의 서브 채널 비트 블록들을 포함한 채널 비트 블록으로 포맷하는 단계로서, 상기 서브 채널 블록들 각각은 소정의 길이를 가지며, 상기 서브 채널 블록들 각각은 상기 채널 비트 블록 내의 소정의 비트 위치에서 시작하고, 이로써 상기 전송 비트 블록들의 상기 제1코드 워드들을 상기 서브 채널 비트 블록들 각각의 제1비트 위치들에 수용하며, 상기 각 서비 채널 블록 내에 맞지 않는 제2코드 워드들을 다른 서브 채널 비트 블록들의 나머지 비트 위치들에 분산시키는, 상기 포맷 단계를 포함하고, 상기 포맷 단계는, 상기 채널 비트 블록의 길이보다 작은 소정의 길이보다 큰 길이를 가진 전송 비트 블록들을 상기 소정의 길이를 갖고 상기 제1코드 워드들을 포함한 주 블록들과 상기 제2코드 워드들을 포함한 보조 블록들로 분리하는 단계와, 각 주 블록을 상기 각 서브 채널 비트 블록의 상기 제1비트 위치들에 수용하는 단계와, 상기 그룹의 상기 보조 블록들의 연속된 비트들을 상기 채널 비트 블록의 연속된 나머지 비트 위치들에 수용하는 단계를 더 포함하는 것을 특징으로 하는 화상 전송 방법.
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