JPH0654317A - デジタル形式で画像信号を伝送するテレビジョンシステム - Google Patents

デジタル形式で画像信号を伝送するテレビジョンシステム

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Abstract

(57)【要約】 【目的】 可変長のデータ語系列から再生するビデオ画
像に対する伝送エラーの影響を最小とする。 【構成】 デジタル形態のテレビジョン画像を限られた
帯域の媒体上で伝送することができるように、画像はコ
ード化処理を施すことにより可変長の伝送ビットブロッ
クTRBnに変換される（例えば、DCTと可変長コード化を
用いる）。各伝送ビットブロックは少なくとも一番重要
なコード語を含む主ブロックＨnと他のコード語を含む
補助ブロックＳnとに分割される。フォーマット処理を
施すことにより、一群の伝送ビットブロックは等しい長
さの複数のサブチャンネルビットブロックSCBnからなる
チャンネルビットブロックに変換される。主ブロックは
サブチャンネルビットブロックの最初のほうのビット位
置に収容され、補助ブロックのビットは残りのビット位
置に分散される（図６のＥ）。かくして最も重要な情報
は常に固定の位置で見つけられるので、同期喪失の影響
は大幅に減少する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、送信局から受信局へ
画像信号をある伝送媒体を介して伝送するテレビジョン
システムに係り、これらの画像信号がチャンネルビット
流に組み込まれる（パックされる）ようなシステムに関
する。
【０００２】更に詳述すると、本発明は送信局内でコー
ド化処理により画像データの元の情報量が減少され、受
信局内で上記コード化処理の逆であるデコード処理によ
り元の情報が再生されるようなテレビジョンシステム用
の送信局及び受信局に関する。
【０００３】前記伝送媒体は大気であってもよいが、ビ
デオテープ或いはビデオコンパクトディスクのようなも
のであってもよい。
【０００４】また、本発明は伝送されるべき画像信号を
デジタル形態で表すチャンネルビット流、このようなチ
ャンネルビット流が記憶される記憶媒体、及びこのよう
なチャンネルビット流を発生及び記憶し叉はそれを表示
するように構成されたビデオレコーダ装置にも関する。
【０００５】
【従来の技術】周知のようにテレビジョン画像は３つの
画像信号PS(1)、PS(2)及びPS(3)により完全に定義する
ことができる。これらの信号は、３原色信号Ｒ、Ｇ、Ｂ
であってもよいし、叉は一つの輝度信号Ｙと他の表示の
仕方も使用されているが、しばしばＵ及びＶ或いはＩ及
びＱと各々呼ばれる２つの色差信号CHR(1)及びCHR(2)と
であってもよい。
【０００６】テレビジョン画像をデジタル形態で伝送す
る場合、該テレビジョン画像は各々の行がＮ個のピクセ
ルを持つＭ行からなる２次元マトリクスであると見なさ
れ、これらのＭｘＮのピクセルに関連する３つの画像信
号の値だけが受信機に伝送される。画像信号のこれらの
値は以下画像信号サンプルと呼ぶ、即ち以下においては
輝度サンプルＹ及び色差サンプルCHR(1)及びCHR(2)なる
用語を使用する。
【０００７】６２５ラインのテレビジョン画像において
は、各画像の可視部分は各々のラインが７２０個のピク
セルを持つ５７６本のラインを有している。もし上記の
ようなピクセルの各輝度サンプルが例えば８ビットコー
ド語で表されるとすると、全ての輝度サンプルのみを表
すだけで約３・１０6ビットを要する。このことは秒当
たり２５フレームの場合、約７５・１０6bit/secのビッ
トレートであることを意味する。しかし、このビットレ
ートは許容することができない程高い。一方、開発者の
目指す目標は磁気テープ叉は他の記憶媒体上へのデジタ
ルビデオ信号の記憶を約２０Ｍbit/secのビットレート
で実現することである。
【０００８】上記目標を達成するため、一連のテレビジ
ョン画像には何らかのコード化処理が施される。この場
合、種々のコード化処理が可能であり、叉使用されてい
る。これら処理は全て、伝送すべき情報をコード語の群
（クラスタ）の形にするという特性を有し、これらクラ
スタは絶対に失われてはならない非常に重要なコード語
（以下、第１コード語と称す）と、失われてあまり決定
的とはならないそれほど重要でないコード語（以下、第
２コード語と称す）とを有している。クラスタ当たりの
コード語数はクラスタ毎に異なってもよく、ビット数は
コード語毎に異なってもよい。言い替えれば、クラスタ
は長さが変化する。ここで、クラスタ内の第２コード語
の数は零であってもよいことに注意されたい。なお、以
下においてはコード語のクラスタを伝送ビットブロック
と呼ぶ。
【０００９】コード化処理の重要な類としては変換コー
ド化（transform coding；後述する文献１を参照された
い）がある。この場合、コード化すべき画像は各々がＥ
ｘＥのピクセルからなる複数の副画像に分割される。Ｅ
の通常の値は８であるので、画像は6480個の副画像に分
割される。各副画像は、準方向の２次元変換（例えば、
離散コサイン変換）を施すことにより８ｘ８の係数の係
数ブロックに変換される。ここで最も重要な係数は平均
輝度（叉は色差値）の尺度であり、直流係数と呼ばれ
る。副画像の詳細部分を描く他の６３個の係数は交流係
数と呼ばれ、それらの重要性はそれらが表す空間周波数
が増加するにつれて一般に減少する。
【００１０】上記のような係数ブロックには、更に、先
ずなんらかの量子化処理が施され、次いで可変長コード
化処理が施される。このように各係数ブロックは一連の
直列データ語からなる伝送ビットブロックに変換され
る。
【００１１】変換コード化においては、コード化される
画像はテレビジョン画像自体であるのみならず（この場
合はフレーム内変換コード化と呼ばれる）、２つの連続
したテレビジョン画像を互いに減算するか叉は予測回路
により伝送差分画像から形成した予測画像を受信された
テレビジョン画像から減算することにより作成される差
分画像であってもよい。この場合、動き補償を使用して
もよい（後述する文献７参照）。このコード化はフレー
ム間変換コード化と呼ばれる。当該コード化処理は、副
画像内に動きが殆どない場合は当該副画像にフレーム間
変換コード化処理を施し、大きな動きがある場合にはフ
レーム内変換コード化処理を施すような、フレーム間及
びフレーム内変換コード化の組み合わせを有してもよ
い。
【００１２】他のコード化処理としては「適応的ダイナ
ミックレンジ・コード化」が知られている（後述する文
献８参照）。この処理によれば、各副画像に関する最小
の画像信号サンプルと、この最小画像信号サンプルと他
の画像信号サンプルとの間の各差分とが、何らかの可変
長コード化処理を施された後１個の伝送ビットブロック
として伝送される。この伝送ビットブロックにおける最
も重要なコード語は上記の最小の画像信号サンプルを表
すコード語である。
【００１３】また、詳細については触れないが、「サブ
バンド・コード化」なる名称の他のコード化も知られて
いることに注意されたい。
【００１４】受信局で元の画像を再生するために、受信
された伝送ビットブロックには可変長デコード処理を含
むデコード処理が施され、該デコード処理によれば受信
された伝送ビットブロックに対し送信局においてなされ
た処理とは逆の多数の処理が施され、かくして元の画像
が再び得られる。
【００１５】可変長コード化によれば固定長コード化に
較べるとかなりのビットレートの低減が実現されるが、
このようにして得られる一連のデータ語、即ちデータ語
の系列、は伝送エラーに対して非常に敏感である。そし
て、伝送エラーは一般に受信局における同期の喪失を伴
う。このことは、別々のデータ語がそのように認識され
ないことを意味する。その結果は、甚大に歪んだ画像と
なる。
【００１６】
【発明の目的及び概要】本発明の目的は、可変長の一連
のデータ語から再生しなければならないビデオ画像上へ
の伝送エラーの影響を効果的に低減することにある。
【００１７】本発明によれば、一群の所定個数の連続し
た伝送ビットブロックに送信局においてフォーマット処
理を施して所定数のビット位置を持つチャンネルビット
ブロックを形成し、このチャンネルビットブロックは等
しい長さの複数個数のサブチャンネルビットブロックに
分割され、この個数は前記の群における伝送ビットブロ
ックの数に等しいものとする。この場合、各伝送ビット
ブロックは主ブロックと補助ブロックとに分割される。
各主ブロックは最も重要であると考えられるコード語
（第１コード語）を少なくとも有し、これらの主ブロッ
クは対応するサブチャンネルビットブロックにおける初
めのほうのビット位置に収容される。補助ブロックの各
ビットは主ブロックを収容した後に異なるサブチャンネ
ルビットブロックに残されている残りの空きのビット位
置に分散される。
【００１８】上記構成によれば、伝送中に発生したビッ
トエラーにより受信局で同期が喪失された場合でも、主
ブロックのデータ語は間違いなく再生することができる
ので、例えば変換デコード処理において各副画像に関し
て少なくとも直流係数は再生することが可能である。結
果として、各副画像の少なくとも平均輝度及び／叉はカ
ラーは間違いなく表示することができる。更に、前記主
ブロックが多数の選択された非零交流係数のデータ語を
有していれば、各副画像は限定された明瞭度で表示する
ことが可能である。上記の選択された非零交流係数とし
て最も大きな値を持つものを採用すれば、他の非零交流
係数の擾乱はビデオ画像に殆ど知覚できるような劣化を
引き起こさない。
【００１９】このように、本発明によれば伝送エラーの
影響が大幅に低減されるのみならず、伝送効率も大幅に
向上する。事実、専ら同期目的のための付加的なビット
は全く叉は殆ど伝送する必要がない。
【００２０】なお、前記直流係数に対応するデータ語は
所定の固定長を有してもよく、叉、もし望むならばエラ
ー訂正ビットを有してもよいことに注意されたい。同様
のことが、前記の選択された複数の非零交流係数に対応
するデータ語に関しても当てはまる。
【００２１】受信局において元の画像を再生することが
できるように、本発明によれば受信局は前記フォーマッ
ト処理とは逆のデフォーマット処理を受信されたチャン
ネルビットブロックに施し、このチャンネルビットブロ
ックが元の伝送ビットブロックに変換されるようにす
る。
【００２２】なお、本明細書においては下記の各文献を
参照している。 （１）1988年８月のIEEE Transactions on Consumer El
ectronicsの第34巻第３号の697〜705頁に掲載されたS.
M.C. Borgers, W.A.L. Heijnemans, E. de Niet,P.H.N.
de Withによる記事「40mmドラム、単一アクチュエータ
及びDCTに基づくビットレート低減を用いた試作デジタ
ルＶＣＲ」、（２）ヨーロッパ特許出願公開第0197527
号公報、（３）ヨーロッパ特許出願公開第0341780号公
報、（４）ヨーロッパ特許出願公開第0286184号公報、
（５）1977年11月のIEEE Transactions on Communicati
onsの第COM-25巻第11号の1285〜1292頁に掲載されたW.
H. Chen, C.H. Smithによる記事「単色及びカラー画像
の適応的コード化」、（６）ヨーロッパ特許出願公開第
0260748号公報、（７）1990年１月のSignal Processing
の第19巻第1号のH. Schiller, B.B. Chandhuriによる記
事「低ビットレート・ハイブリッド・イメージ・コーダ
における側情報の効率的なコード化」、（８）ヨーロッ
パ特許出願公開第0225181号公報。
【００２３】
【実施例】［テレビジョンシステムの概略構成］以下、
本発明の実施例を画像信号源からの前述した３つの画像
信号PS(1)、PS(2)及びPS(3)を受信するビデオレコーダ
について説明する。上述した３つの信号には全て同一の
処理が施されねばならないことに鑑み、以下の説明にお
いてはこれら３つの画像信号の中の１個のみを、即ち例
えば輝度信号Ｙを表す画像信号PS(1)のみを考慮する。
【００２４】図１に概念的に示したビデオレコーダは、
送信局AAと受信局BBとを有している。送信局AAは、例え
ばビデオカメラ等の画像信号源PSから供給されるアナロ
グ画像信号PS(1)を入力するための入力端子AIを具備す
るコード化／フォーマット局Ａを有している。この局Ａ
の出力端子AOは直列チャンネルビット流ｚjを出力し、
該チャンネルビット流は変調回路MODを介して書込ヘッ
ドCIに供給され、この書込ヘッドにより磁気テープTP上
に記録することができる。元の画像を再生するために、
受信局BBには読出ヘッドCOが設けられ、該ヘッドは磁気
テープTP上の情報を電気信号に変換し、この電気信号は
復調回路MOD-1で復調された後再び前記チャンネルビッ
ト流ｚjとなり、このチャンネルビット流がデコード／
デフォーマット局Ｂの入力端子BIに供給される。この局
の出力端子BOはアナログ画像信号PS(1)を出力し、この
信号はモニタＭに供給される。
【００２５】前記局Ａにおいては、アナログ画像信号PS
(1)はＡ／Ｄ変換器１において例えば13.5MHzなる適切な
サンプリング周波数ｆsでサンプルされ、このようにし
て得られた画像信号サンプルは例えば８ビットのPCM語s
(n)にコード化される。これらの画像信号サンプルは、
次いでコード化処理されるが、この目的のため変換コー
ド化回路２に供給される。先ず第１に、この回路は離散
コサイン変換(DCT)等の準方向２次元変換を行うように
構成されている。一般に、テレビジョン画像は各々がＥ
ｘＥのピクセルからなる副画像に分割され、各副画像の
画像信号サンプルはＥｘＥの係数のブロックに変換され
る。このようなブロックの係数をｙi,kで示し、ここで
i;k=0,1,2,…,E-1である。ここで、係数ｙ0,0は直流係
数を表し、当該副画像の平均輝度の尺度となる。i,k≠0
なる他の係数ｙi,kは交流係数である。また、Ｅの典型
的な値は８である。
【００２６】第２に、上記のようなＥ2（=64）個の係数
の係数ブロックはコード化処理され、かくして一連のビ
ット直列のデータ語を有する伝送ビットブロックに変換
される。この場合、一つの系列におけるデータ語の数は
係数ブロック毎に異なってもよい。上記のコード化処理
は可変長コード化を含むので、データ語当たりのビット
数もデータ語毎に異なるであろう。
【００２７】上記のようにして得られた一連の伝送ビッ
トブロックは送信する前にフォーマット回路３において
フォーマット処理され、該フォーマット回路は直列チャ
ンネルビット流ｚjを出力する。
【００２８】局Ｂにおいては、復調回路MOD-1により出
力される前記直列チャンネルビット流ｚjがデフォーマ
ット回路４に供給され、該回路４は前記の一連の伝送ビ
ットブロックを再び出力して変換デコード回路５に供給
する。この回路５は、一方では、前述したコード化処理
とは逆のデコード処理を行って入力されたデータ語を係
数ブロックｙi,kに変換するように構成されている。こ
の変換デコード回路５は、他方においては、逆方向２次
元変換を実施して係数ブロックｙi,kを画像信号サンプ
ルの系列s(n)に変換するように構成されている。この系
列はＤ／Ａ変換器６により元のアナログ画像信号PS(1)
に変換され、該信号がモニタＭ上に表示される。
【００２９】［コード化／フォーマット局］コード化／
フォーマット局Ａの更に詳細な実施例が図２に示されて
いる。Ａ／Ｄ変換器１に加えて、当該局は変換回路21を
有し、該回路は８ｘ８ピクセルの副画像に例えば離散コ
サイン変換のような２次元変換を施すように構成されて
いる。このような変換回路の実施例に関しては多数の文
献（例えば文献４参照）があるので、この変換回路は８
ｘ８ピクセルの各副画像に対して図３に示すような係数
ｙi,kを発生することだけを述べれば十分であろう。こ
れらの係数は直流係数ｙ0 ,0を先頭にしてその出力端子
に順次供給される。その順序は図３に矢印で示され制御
回路22により決定される。この制御回路は、この目的の
ために、アドレス語AD(i,k)を発生し、これらアドレス
語を変換回路21へ供給する。このようにして得られた一
連の係数（図４参照）は、更に量子化回路23へ供給され
る。この量子化回路は入力された係数ｙi,kに何らかの
量子化処理を施し、その結果図５に示すような量子化さ
れた係数y'i,kが得られる（なお、量子化された各係数
は図面においては「＾」を付して表しているが、明細書
においては「’」を付して表す）。これらの量子化され
た係数は全て同一の語長を有している。なお、この実施
例においては、量子化は当該係数ブロック内における係
数の位置に依存するものと仮定されている。この目的の
ため、量子化回路23は各係数を入力するのみならず、関
連するアドレス語AD(i,k)をも入力する。交流係数の多
くのものは小さなものであるので、量子化された係数y'
i,kの多くは零なる値を有するであろう。これに関して
は、これらのものを零係数及び非零係数として参照する
のが通常のやり方である。
【００３０】図示の実施例においては、量子化された係
数y'i,kは次いで可変長コード化(VLC)回路24に供給さ
れ、該回路は64個の量子化された係数y'i,kの各係数ブ
ロックを可変長コード化処理してビット直列形態の一連
のデータ語（以下、伝送ビットブロックと称する）に変
換する。かくして、伝送ビット系列z'jがこのVLC回路24
の出力端子に得られる。
【００３１】上記の場合、別の可変長コード化方法を適
用することも可能である。例えば、係数y'i,kが取り得
る可能性のある各値に対してデータ語が定義されるよう
な方法（以下VLC法と呼ぶ）である。このデータ語中の
ビットの数は、この値の係数が発生する確率に依存す
る。他の方法（以下、VLC-RL法と称する）としては、非
零係数には上述したVLC法を施し、連続する零係数の系
列には周知のラン・レングス・コード化を施す方法があ
る。この場合、周知のように連(run)が取り得るであろ
う各長さに対して可変長データ語が定義され、このデー
タ語は当該連の零係数の数を示すと共にこの長さの連が
発生する可能性に依存するようなビット数を有する。し
かしながら、前記文献６に示されるような方法（以下、
PKI法と呼ぶ）であって図２で実施されているような方
法がより頻繁に推奨されている。この方法においては、
図５に示される一連の係数が補助コード化回路241にお
いてイベントに分割される。この場合、各イベントは直
流係数叉は零でない交流係数とそれの直後叉は直前に続
く一連の零係数とを有してなる。このような系列におけ
る零係数の数は零なる値を有するかもしれない。上記補
助コード化回路241は各イベントに対してイベント、即
ち係数の振幅と直前叉は直後に続く零係数の数、を明瞭
に特徴付けるイベント語ｅを出力する。可能性のある各
イベント語ｅに対して、当該イベントを明瞭に特徴付け
且つその重要なビットの数が当該イベントの発生する確
率に依存するようなデータ語がVLC振幅メモリ242に記憶
されている。これらのデータ語は、対応するイベント語
ｅがアドレスとして供給されるやいなや、このメモリ24
2から読み出される。
【００３２】ここで、例えば直流係数のようなある種の
係数には可変長コード化処理を施さないで、固定長コー
ド化処理を施したほうが有利であることに注意された
い。これらの係数を他の係数から弁別するために、当該
実施例においては前記補助コード化回路がアドレス語AD
(i,k)も入力するようになっている。
【００３３】上述したところから明かなように、VLC-RL
法及びPKI法においては各副画像に関して発生されるデ
ータ語の数は、この副画像を変換して得られる係数の数
よりも大幅に少ない。
【００３４】一つの伝送ビットブロックを他のものから
弁別することが可能なように、各副画像に対してて何ら
かの方法でブロック分離パラメータが発生され、このパ
ラメータの助けにより受信局においてはどのコード語が
一緒になって一つの伝送ビットブロックを形成している
かを確かめることができる。このブロック分離パラメー
タは、例えば、当該伝送ビットブロックに含まれるコー
ド語の数叉はビットの数を示してもよいし、その変わり
として、通常エンド・オブ・ブロックとして知られEOB
と称される、伝送ビットブロックの最終コード語を示し
てもよい。
【００３５】図２の実施例においては、このブロック分
離パラメータはEOBにより形成されるものと仮定してい
る。このパラメータは、前記補助コード化回路241が制
御回路22からアドレス語AD(7,7)を入力されるやいなや
出力するイベント語LEW（最終イベント語）に応答してV
LC振幅メモリ242から出力される。この場合、上記アド
レス語は係数ブロックの最終係数を示し、当該係数ブロ
ックに関してはもうイベント語は予期されないことを示
す。
【００３６】図示の実施例においては、VLC振幅メモリ2
42の出力端子におけるデータ語はビット並列形態で発生
するものと仮定している。しかしながら、送信するため
には上記データ語はビット直列形態に変換しなければな
らず、このためこれらデータ語は並列／直列変換器243
に供給される。この変換器はVLC振幅メモリ242から供給
される各データ語に関してVLC長さ語(VLC-L)も入力し、
該長さ語は当該データ語内に含まれる重要なビットの数
を示す。そして、これらの重要なビットのみが並列／直
列変換器243の出力端子に供給され、その結果として伝
送ビット流z'jが得られる。
【００３７】前記VLC長さ語VLC-LはVLC長さメモリ244に
より出力されるが、該メモリは前記イベント語ｅにより
アドレスされ、且つ、各イベント語に対して一つのVLC
長さ語を有する。
【００３８】上記のようにして得られたビット直列デー
タ語の系列と、メモリ244により供給されたVLC長さ語と
は、フォーマット回路３に供給され、ここでフォーマッ
ト処理が施される。このフォーマット回路３は、交互に
選択される第１及び第２の動作モードを各々が持つ２つ
の並列なフォーマットチャンネルＩ及びIIを有してい
る。図においては、上記の交互の選択は２個のスイッチ
30及び31により表されている。各フォーマットチャンネ
ルは２個のメモリの直列回路、即ちメモリA1、A2及びB
1、B2を各々有し、これらのメモリの全ては例えばラン
ダムアクセスメモリ(RAM)の形態を有してもよい。これ
らのメモリはプロセッサ32によりアドレスされ、この目
的のため該プロセッサはメモリ244からVLC長さ語VLC-L
を入力する。
【００３９】上記フォーマット回路はチャンネルビット
流ｚjを出力し、その都度、連続するＮ個の伝送ビット
ブロックからなる群（以下、スーパー伝送ビットブロッ
クと呼ぶ）を各々がＭ個のビット位置を持つＮ個のサブ
チャンネルビットブロックSCBnを有するチャンネルビッ
トブロックに変換する（図６のＡ参照）。このフォーマ
ット回路の動作を図６のＢないし図６のＥを参照して説
明する。図６のＢは、各々が異なる長さ（例えば110、7
0、90、120及び100ビット）のＮ個（Ｎ＝５）の伝送ビ
ットブロックTRB1、TRB2、…TRB5を有するスーパー・伝
送ビットブロックを概念的に示している。この場合、フ
ォーマット回路はこれらの５個の伝送ビットブロックを
５個のサブチャンネルビットブロック内に収容する。こ
の目的のため、各伝送ビットブロックTRBnは先ず図６の
Ｂに示すように主ブロックＨnと補助ブロックＳnとに分
割する。この場合、異なる分割法も可能であるが、完全
ではないが３つの例を詳細に説明する。第１の例では、
主ブロックは固定数の選択されたコード語の全ビットを
有する。これらのコード語が可変長であるならば、この
ことは主ブロックも長さが変わることを意味する。上記
の選択されたコード語は少なくとも重要であると考えら
れるコード語である。第２の例では、主ブロックは当該
伝送ビットブロックの最初のＱ個のビットを有するが、
もしこの伝送ビットブロックがＱ個より少ないビットし
か持たない場合は当該伝送ビットブロックの全ビットを
有する。第３の例では、主ブロックは可変個数の完全な
コード語を有し、この個数は所定の数に略等しいビット
の数がそのビット数に対応するように選択される。他の
基準として、このビットの数が上記の所定数に少なくと
も等しくなるようにする。また、その他の基準は、勿
論、このビットの数が多くても上記の所定数に等しくな
るか叉は所定の範囲内であることである。例えば、伝送
ビットブロックが、最初の３個のコード語が最も重要で
あると共に各々が12、12、10、9、15、14、18、13及び7
ビットを有する９個のコード語にわたって広がっている
と仮定する。ここで、主ブロックが少なくとも50ビット
を持たなければならないと仮定すると、当該主ブロック
はこの例では最初の５つのコード語、したがって58ビッ
トを有することになる。しかしながら、更に他の基準で
主ブロックが略50ビットであるが50ビット以下しか有し
てはならない場合は、当該主ブロックは最初の４個のコ
ード語、従って43ビットを有することになる。
【００４０】前記第２の例にしたがい、以下においては
主ブロックは伝送ビットブロックの最初のＱビットを有
するものと仮定する。実際の実施例においては、Ｍは10
0に選択され、Ｑは80に選択される。
【００４１】かくして、連続する主ブロックは図６のＣ
に示すように連続するサブチャンネルビットブロックに
収容される。なお、斜線の領域は空きのビット位置を示
している。ここで、残っている補助ブロックSnは補助系
列と見なされ（図６のＤ参照）、それらの連続するビッ
トが空きの連続する上記ビット位置に収容される。この
結果は、図６のＥに示すようなチャンネルビットブロッ
クとなる。図から明かように、S1の30ビットの中の最初
の20ビットはH1の直後に続く空きの20個のビット位置に
収容される。H2とH3との間の30個の空きのビット位置の
中の最初の10個はS1の残りの10ビットにより占有され、
その次の10個のビット位置は補助ブロックS3の10ビット
により占有され、その次の10個のビット位置はS4の最初
の10ビットにより占有され、以下同様である。
【００４２】上記の場合、Ｎ＝５は一例として選択され
ていることに注意されたい。しかしながら、スーパー伝
送ビットブロックにおける伝送ビットブロックの数は、
完全な１画像内の副画像の数（例えば、6480）に等しく
なるように選択してもよい。実際には、30なる数がより
魅力的であると思われる。チャンネルビットブロックの
使用は、もし訂正不能な伝送エラーが依然として発生す
る場合においても、その影響が30個の副画像のみに限定
されるという利点を有している。
【００４３】図２に示した実施例においては、スーパー
伝送ビットブロックの30個の伝送ビットブロックが例え
ばメモリA1にビット単位で書き込まれる。これらの30個
の伝送ビットブロックを読み出した後では、メモリA1は
例えば図７のＡに示すような内容を有することになる。
この図において、SPは空きの記憶位置を示している。連
続する伝送ビットブロックがメモリA1にビット単位で書
き込まれている間、プロセッサ32は各コード語に関して
対応するVLC長さ語を入力する。これらの長さ語は各伝
送ビットブロックに関して積算され、かくして何個のビ
ットが伝送ビットブロック内に含まれるかを示す数が得
られる。この数はビットコスト(bit cost)と呼ばれる。
ここで、伝送ビットブロックTRBnのビットコストはBCn
で表される。図７のＢにはメモリA1に書き込まれた多数
の伝送ビットブロックに関して対応するビットコストが
示されている。これらのビットコストはプロセッサ32の
一部を形成するメモリBCAの記憶位置に記憶される。メ
モリB1に書き込まれる伝送ビットブロックに関しては、
対応するビットコストはプロセッサ32の一部を構成する
メモリBCBの記憶位置に記憶される。
【００４４】この実施例においては、プロセッサ32は第
２の組のメモリOFWA及びOFWBを有している。これらメモ
リの各記憶位置には伝送ビットブロックTRBnに関して前
述した固定数ＱとビットコストBCnとの間の差を示す数O
FWnが記憶される。この差は以下「オーバーフロー」と
呼ぶ。伝送ビットブロックの幾つかに関して、対応する
オーバーフローを図７のＢに示す。
【００４５】かくして、30個の連続する伝送ビットブロ
ックの全ビットがメモリA1に書き込まれた後、対応する
ビットコストがメモリBCAに書き込まれ、オーバーフロ
ーがメモリOFWAに書き込まれ、後続する30個の伝送ビッ
トブロックが１個づつメモリB1に書き込まれ、それらに
対応するビットコストがメモリBCBに書き込まれ、それ
らのオーバーフローがメモリOFWBに書き込まれる。同時
に、メモリA1内のビットがメモリA2に複写される。より
よき理解のために、ここではメモリA2は各々がＭビット
の30の記憶行を持つものと仮定する。これが図７のＣに
示され、この図においては連続する記憶行がgr1ないしg
r30の符号で示されている。上記の複写処理はプロセッ
サ32により実行される。即ち、各伝送ビットブロックTR
Bnの最初のＱビット（もし有れば）は、先ず記憶行grn
に複写される。しかしながら、もしTRBnがＱより少ない
ビットしか有していない場合は、これらのビットのみが
記憶行grnに複写される。次いで、残りのビットは異な
る記憶行の空きの記憶位置に複写される。図７の実施例
においては、この複写処理は次のような結果となる。即
ち、伝送ビットブロックTRB1の第１の処理段階ではその
最初の80ビットが記憶行gr1に複写され、TRB2の70ビッ
トが記憶行gr2に複写され、以下同様になされる。この
第１の処理段階が完了した後では、記憶行gr1は依然と
して20個の空きの記憶位置を有し、記憶行gr2は30の空
きの記憶位置を有し、…となる。図７のＣは、上記の第
１の処理段階の終了時において異なる記憶行が満たされ
ている程度を破線で示している。第２の処理段階では、
伝送ビットブロックTRB1の複写すべき30ビットは記憶行
gr1及びgr2に分散される。即ち、伝送ビットブロックTR
B1の前述した残りの30ビットの中の最初の20ビットは記
憶行gr1の20個の空きの記憶位置に複写され、他の10ビ
ットは記憶行gr2における30個の空きの記憶位置の中の
最初の10個に複写され、以下同様にして複写される。こ
の方法によりメモリA1の全ビットが（図７のＡ参照）メ
モリA2（図７のＣ参照）に複写されると、メモリA2の各
記憶行が順次読み出される。この場合、先ず記憶行gr1
のＭ＝100ビットが順次読み出され、次いで記憶行gr2の
Ｍ＝100ビットが読み出され、以下同様にして読み出さ
れる。
【００４６】上記の複写処理が図８及び図９にフローチ
ャートとして示してある。即ち、図８は当該複写処理の
中の前述した第１の処理段階を示し、図９は同処理の第
２処理段階を示している。ここでは、メモリA1、B1及び
A2、B2における記憶位置のアドレスR1及びR2は、主アド
レスM1、M2と第１の補助アドレスｋ及び第２の補助アド
レスｐとの各々の算術和により決定されると仮定されて
いる。
【００４７】図８に示されているように、複写処理の前
記第１の処理段階は開始ステップ800で開始される。こ
のステップにおいては、その計数値が伝送ビットブロッ
クTRBnの順序番号ｎを表すプロセッサ32の内部カウンタ
が「１」にリセットされる。このカウンタは以後伝送ブ
ロックカウンタと呼ぶ。また、主アドレスM1及びM2が零
にリセットされ、ステップ801において補助アドレスｋ
が零にリセットされ、ステップ801'において補助アドレ
スｐがｋに等しくされる。言い替えると、プロセッサ32
はメモリA1とメモリA2の最初の記憶位置をアドレスす
る。ステップ802においては、メモリA1の記憶位置R1＝M
1＋ｋにおけるビットがメモリA2の記憶位置R2＝M2＋ｑ
に複写される。ステップ803においては、次いで補助ア
ドレスｋが「１」だけ増加され、次いでステップ804で
はこの補助アドレスｋが前記値Ｑ（＝80）に到達したか
否かがチェックされる。もし到達していない場合は、ス
テップ805において上記補助アドレスｋが伝送ビットブ
ロックTRBnにおけるビット数（即ち、TRBnのビットコス
トBCn）に等しい値に到達しているか否かがチェックさ
れる。この値にも達していない場合は、記憶行grnに複
写することができる伝送ビットブロックTRBnのビットが
依然として残っていることになるので、ステップ801'及
び802ないし805が再び実行される。
【００４８】一方、ステップ805において伝送ビットブ
ロックTRBnの全ビットが記憶行grnに複写されたと分か
った場合、叉はステップ804において伝送ビットブロッ
クTRBnの最初のＱ個のビットが記憶行grnに複写された
と分かった場合は、ステップ806において記憶行grnにま
だどの程度の空きの記憶位置が残っているかを計算す
る。この数は以下残存位置と呼び、符号RSTnで示す。こ
の計算のためには、先に計算されたオーバーフロー・デ
ータ（図７のＢ参照）が使用される。各記憶行grnに関
するこの残存位置の数は図７のＤに示され、これらのデ
ータはプロセッサ32の他の内部メモリに記憶されてい
る。ステップ807においては、主アドレスM1に次の伝送
ビットブロックTRBnの最初のビットに対応する値が設定
され、また主アドレスM2には次の記憶行grn+1の最初の
ビットに対応する値が設定される。次いで、伝送ブロッ
クカウンタの計数値ｎが「１」だけ増加される。そし
て、ステップ808において30個の伝送ビットブロックの
全部が未だ上述のようにして処理されていないと判断さ
れたならば、ステップ801ないし808が再び実行される。
この第１処理段階により対応する伝送ビットブロックTR
Bnの最初のＱ（＝80）個のビット叉は全ビットBCnが、
記憶行grnの各々に複写されたならば、第２の処理段階
が実行される。この実行過程は図９に示され、２個の主
アドレスM1及びM2を零にリセットするような開始ステッ
プ900を有している。この場合、伝送ブロックカウンタ
の計数値ｎは「１」にリセットされ、その計数値が記憶
行の順序番号ｍを表すプロセッサ32の他の内部カウンタ
が零にリセットされる。この後者のカウンタは以後記憶
行カウンタと呼ぶ。
【００４９】次に、ステップ901においては実際の伝送
ビットブロックTRBnのオーバーフローが正であるか否
か、即ち当該ブロックがＱ（＝80）個以上のビットを有
するか否か、がチェックされる。もしそうであるなら
ば、ステップ902において補助アドレスｋに値Ｑ（＝8
0）が設定され、メモリA1に対するアドレスR1がＱに等
しくなる。また、ステップ903においてはアドレスR2＝M
2＋ｐが決定される。この目的のため、最初に零であっ
た主アドレスM2にｍ＊Ｍなる値が設定される。次いで、
記憶行カウンタの計数値ｍが「１」だけ増加され、補助
アドレスｐに値Ｍ−RSTmが設定される。この第２の補助
アドレスは値Ｍ（＝100）を越えてはいけないから、ス
テップ904においてＭと比較される。もしｐがＭより確
かに大きくなっていると判断された場合は、ステップ90
3がもう一度実行され、その結果主アドレスM2には次の
記憶行grm+1の開始点が設定され、アドレスR2にはこの
記憶行grm+1における最初の空きの記憶位置が設定され
る。
【００５０】第２補助アドレスｐがＭ（＝100）より小
さな値を有する場合は、メモリA1のアドレスR1（例え
ば、81）におけるビットがメモリA2のアドレスR2（例え
ば、81）に複写される（ステップ905）。次いで、ステ
ップ906においては第１補助アドレスｋと第２補助アド
レスｐとが各々「１」だけ増加される。ステップ907に
おいて第１補助アドレスｋが対応する伝送ビットブロッ
クにおけるビット数よりも依然として小さいと判断され
たならば、それらのビットはメモリA2に複写すべきもの
であるから、ステップ904ないし907が再び実行される。
この場合、複写すべき新しいビットが次の記憶行の最初
の空きの記憶位置に複写されることが起こるであろう
（ステップ904）。当該伝送ビットブロックがもはや複
写すべきビットを有していないことが明らかになるやい
なや、ステップ908において主アドレスM1は次の伝送ビ
ットブロックTRBn+1の開始点に設定される。更に、ステ
ップ909において伝送ブロックカウンタの計数値ｎが
「１」だけ増加され、かくしてこの後続する伝送ビット
ブロックの順序番号に適応化される。最後に、ステップ
910においてこの計数値ｎがスーパー伝送ビットブロッ
ク内の伝送ビットブロックの数を越える値（＝30）に到
達していないか否かがチェックされる。この計数値が確
かに値30を依然として越えていない場合は、ステップ90
1ないし910が再び実行される。一方、計数値ｎが値30を
越えた場合は、この第２処理段階は終了し、新たなスー
パー伝送ビットブロックを一方から他方のメモリに複写
することができる。
【００５１】上記において、ステップ901で伝送ビット
ブロックTRBnが既に複写されたビットに加えて更に複写
すべき他のビットを有しているか否かがチェックされる
ことに注意されたい。もし有していない場合は、TRBnに
おけるビットの全数がＱ（＝80）なる固定数よりも少な
いのであるから、主アドレスM1は次の伝送ビットブロッ
クの開始点に設定され（ステップ908）、このブロック
が当該スーパー伝送ビットブロック内に依然として存在
するのであれば（ステップ909及び910）、その複写され
ていないビットはステップ901ないし910を再び実行する
ことにより複写される。
【００５２】［デコード／デフォーマット局］図２に示
したコード化／フォーマット局Ａと共働するように構成
されたデコード局Ｂの実施例の詳細を図10に示す。この
デコード局は入力端子BIを有し、該入力端子は前記局Ａ
からビット流ｚjを入力し該ビット流をデフォーマット
回路４に供給する。このビット流における連続したチャ
ンネルビットブロックは第１メモリC1及び第２メモリD1
に交互に書き込まれる。これらメモリの中の一方に何か
が書き込まれると、他方のメモリの内容がメモリC2とD2
とに各々複写される。これらの２つのメモリの交互の使
用は、図においては、２つのスイッチ40及び41により表
されている。説明の簡略化のため、各メモリC1及びD1並
びに前記フォーマット回路３におけるメモリA2及びB2は
各々がＭビットを持つ30個の行gr1ないしgr3 0に分割さ
れているものと仮定する。各記憶位置をアドレスするた
め、メモリC1及びC2、叉はD1及びD2はアドレスR1及びR2
を各々入力する。この場合、アドレスR1は主アドレスMR
1と補助アドレスｋとの算術和であり、一方アドレスR2
は主アドレスMR2と補助アドレスｍとの算術和である。
メモリC1叉はD1から読み出されたビットはEOB検出器42
に供給され、該検出器は供給された直列ビット流におけ
るEOBコード語の存在を検出する。
【００５３】上記の目的のため、EOB検出器42はシフト
レジスタ421を有し、該シフトレジスタはメモリC1叉はD
1が新しいアドレスR1を入力する度にシフトパルスＳを
入力する。また、論理信号ｆを出力するデコードネット
ワーク422がこのシフトレジスタに結合されている。こ
の信号ｆは上記シフトレジスタがEOBコード語を有する
場合は値「１」を有し、EOBコード語を有さない場合は
値「０」を有する。メモリC1叉はD1に記憶されたビット
はビットブロック単位でメモリC2叉はD2に各々複写され
る。この目的のため、これらのメモリC2及びD2はアドレ
スR2を入力する。ビットが一方のメモリ、例えばメモリ
D2、に複写されると、他方のメモリC2からビットが読み
出される。メモリC2及びD2のこの交互の使用は、図にお
いてはスイッチ43及び44により表されている。メモリC2
叉はD2から読み出されたビットは可変長デコード回路45
に供給され、該回路は各伝送ビットブロックを各々が同
一の長さを持つ64個の係数の系列に変換する。この係数
の系列は一緒になって前記伝送ビット流z'j（図におい
ては「’」が「＾」で表されていることに注意された
い）を形成する。変換デコード回路５においては、この
ようにして得られた係数が一連の画像信号サンプルs(n)
に変換され、このサンプル系列がＤ／Ａ変換器によりア
ナログ画像信号PS(1)に変換される。
【００５４】前記アドレスR1、R2及びシフトパルスＳは
制御プロセッサ46により発生され、該プロセッサは前記
デコードネットワーク422から論理値ｆを入力する。
【００５５】デフォーマット回路４は、一連のサブチャ
ンネルビットブロックSCBn（図６のＡ参照）元の伝送ビ
ットブロックの系列（図６のＢ参照）に変換する。第１
のデフォーマット段階では、どの記憶行grnにおいてそ
の最初のＱ（＝80）ビット内にEOBコード語が存在する
かがチェックされる。記憶行grn内のこのEOBコード語の
最終ビットの位置はブロック限界BGnと呼ばれ、前記プ
ロセッサ46の一部をなすブロック限界メモリBGの記憶位
置に記憶される。記憶行の最初のＱ（＝80）ビット内に
EOBコード語が見つからない場合は、非発見フラグ
（？）が対応するブロック限界BGnに割り当てられる。
図11のＢにおいては、多数の記憶行（サブチャンネルビ
ットブロック）に関して対応するブロック限界が（ビッ
トの数で）付与されている。この方法によりビット限界
が分かる場合は、第２のデフォーマット段階で、１個の
同一の伝送ビットブロックに関する全ビットがメモリC1
からメモリC2へ、及びメモリD1からメモリD2へと各々複
写される。ここで、メモリC2及びD2の記憶位置は昇順で
アドレスされることに注意されたい。
【００５６】上記のデフォーマット処理は図12及び図13
にフローチャートとして示されている。即ち、図12は第
１のデフォーマット段階を示し、図13は第２のデフォー
マット段階を示している。
【００５７】図12に示されているように、第１のデフォ
ーマット段階は開始ステップ1201で開始される。このス
テップにおいては、その計数値ｎが記憶行grn（サブチ
ャンネルビットブロックSCBn）の順序番号を表すプロセ
ッサ46の内部カウンタ（記憶行カウンタと呼ぶ）に
「１」が設定される。更に、主アドレスMR1が零に設定
される。ステップ1202においては補助アドレスｋが零に
設定され、ステップ1203においてはこの補助アドレスｋ
が、アドレスR1＝MR1＋ｋのビットがシフトレジスタ421
に供給された後「１」だけ増加される。ステップ1204に
おいてはシフトレジスタがEOBコード語を含んでいるか
否かが更にチェックされる。このことはデコードネット
ワーク422が論理値「１」を供給することを意味する。
もし含んでいないと判断された場合は、ステップ1205に
おいて記憶行grnの最初のＱ（＝80）ビットの全てがア
ドレスされ且つシフトレジスタ421に供給されたか否か
がチェックされる。もしそうでない場合は、ステップ12
03ないし1205が再び実行される。しかしながら、もし記
憶行grnの最初のＱビット内にEOBコード語が存在するこ
とが分かった場合は（ステップ1204）、補助アドレスｋ
の実際の値がブロック限界メモリBGにブロック限界BGn
として記憶される（ステップ1206）。一方、もし記憶行
grnの最初のＱビット内にEOBコード語が存在しないこと
が分かった場合は（ステップ1205）、ステップ1207にお
いてブロック限界メモリBGの記憶位置BGnに非発見フラ
グ（？）が記憶される。このようにして記憶行grnに関
してその最初のＱ（＝80）ビット内にEOBコード語が存
在するかが確かめられ、もしそうである（その最終ビッ
ト（BGn）が存在する）場合は、この記憶行のオーバー
フロービットOFWnの数がステップ1208において決定され
る（図11のＣ参照）。この数値は、記憶行における合計
ビット数Ｍ（＝100）と当該EOBコード語の最終ビットが
存在する位置との間の差に等しいか、叉はそのようなコ
ード語が発見されない場合にはＭ（＝100）とＱ（＝8
0）との間の差に等しい。EOBのこの最終ビットの位置と
Ｑとは補助アドレスｋの最終値により表されることにな
る。ステップ1208においては、主アドレスMR1がＭ（＝1
00）だけ増加された後に記憶行カウンタｎが「１」だけ
増加される。そして、Ｎ（＝30）個の全ての記憶行が未
だ上記のようにして処理されていない場合は、ステップ
1202ないし1208が次の記憶行grn+1に関して繰り返され
る。
【００５８】対応するブロック限界BGnが第１のデフォ
ーマット段階において各記憶行grnに関して数値として
叉は非発見フラグ（？）として分かった場合は、第２の
デフォーマット段階が実行され、該段階においては１個
の同一の伝送ビットブロックに関連する全ビットがメモ
リC1叉はD1からメモリC2叉はD2へ各々複写される。この
第２のデフォーマット段階は図13に示されている。この
第２段階は開始ステップ1301を有し、該ステップにおい
ては記憶行カウンタが再び「１」に設定され（ｎ＝
１）、補助アドレスｍが「１」に設定され、２つの主ア
ドレスが零に設定される。ステップ1302においてはメモ
リC1叉はD1をアドレスするために専ら使用される補助ア
ドレスｋと、メモリC2叉はD2をアドレスするために専ら
使用される他の補助アドレスｑとが各々零に設定され、
またブロック限界変数bgnが零に設定される。次いで、
ステップ1303において記憶位置R1＝MR1＋ｋのビットが
シフトレジスタ421に供給されると共にメモリC2叉はD2
の記憶位置R2＝MR2＋ｑに複写される。次いで、ステッ
プ1304においては補助アドレスｋ及びｑ並びにブロック
限界変数bgnが「１」だけ増加される。ステップ1305に
おいて補助アドレスｋがＱ（＝80）よりも依然として小
さいと分かり、且つ、ステップ1306においてブロック限
界変数bgnがブロック限界BGnの現実の値には未だ等しく
ないと分かった場合は、ステップ1303ないし1306が再び
実行され、次のビットがメモリC1叉はD1からメモリC2叉
はD2へ各々複写される。しかしながら、ブロック限界に
到達したと分かった場合は（ステップ1306）、プロセッ
サ46は次のサブチャンネルビットブロックのビットを複
写することができる。この目的のため、先ずステップ13
07において主アドレスMR1は次の記憶行の最初の記憶位
置に設定され、メモリC2叉はD2用の主アドレスMR2は次
の空きの記憶位置MR2＋BGnに設定され、最後に記憶行カ
ウンタが「１」増加されてｎ＋１とされる。ステップ13
08においてメモリC1叉はD1の30個の全ての記憶行が未だ
処理されていないと判断された場合は、ステップ1302な
いし1308が記憶行ｎ＋１について（即ち、サブチャンネ
ルビットブロックSCBn+1について）繰り返される。しか
しながら、全ての記憶行が処理された場合は、第２のデ
フォーマット段階は終了する。
【００５９】ステップ1305において記憶行grnの最初の
Ｑ（＝80）個の全てのビットが（シフトレジスタ421及
びメモリC2叉はD2へ）複写されたことが確認され、且
つ、ブロック限界に達していなかった場合、このことは
当該伝送ビットブロックのビットは他の記憶位置に、多
分他のサブチャンネルビットブロック（記憶行）に、収
容されていることを意味する。メモリC1叉はD1のどの記
憶位置で当該伝送ビットブロックの他のビットを見つけ
ることができるかを確認するために、｛（M-1）−OF
Wm｝〜(M-1）なる範囲内の１以上の記憶位置に複写可能
なビットを有する記憶行grmに関してｍ＝１、２、３、
…なる順でサーチを行う。このようにして知ることがで
きるのは、オーバーフロービットの数（OFWmにより示さ
れる）はオーバーフロービットが複写される毎に「１」
づつ減少されるからである。このサーチ動作のため、ス
テップ1309において記憶行grmに未だオーバーフロービ
ットが有るか否か、即ちOFWmが正か否か、がチェックさ
れる。もしない場合（もうオーバーフロービットがない
場合）は、次の記憶行grm+1がオーバーフロービットを
有しているか否かチェックされ、以後同様にしてチェッ
クされる（ステップ1310）。複写すべきオーバーフロー
ビットを伴う記憶行が見つかるやいなや（OFWn＞０）、
ステップ1311において補助アドレスｋに値M-OFWm（＝10
0−OFWm）が設定されるが、この値は記憶行grmにおける
依然として複写すべき最初のオーバーフロービットのア
ドレスに対応する。ステップ1312においては、このビッ
トが確かにC2叉はD2の記憶位置R2に複写される。ステッ
プ1313においては、補助アドレスｑが「１」増加され、
OFWmは「１」減少される。後者の処理は記憶行grmにお
ける複写すべきオーバーフロービットの数が「１」減少
されることを示している。最後に、ステップ1314におい
てシフトレジスタ421にEOBコード語がその時点で存在す
るか否かチェックされ、もし存在する場合は当該処理は
ステップ1307で継続する。何故なら、一つの伝送ビット
ブロックに関連する全てのビットがメモリC1叉はD1から
メモリC2叉はD2に複写されたからである。また、シフト
レジスタがEOBコード語を有さない場合は、ステップ130
9ないし1314が繰り返される。
【００６０】上述した実施例においては、ブロック分離
パラメータはEOBコード語により形成されるものと仮定
した。しかしながら、先にも述べたようにこのパラメー
タは、例えば伝送ビットブロック内に幾つのコード語が
含まれるか叉は幾つのビットが含まれるかを示すパラメ
ータのような他のブロック分離パラメータであってもよ
い。また、異なるブロック分離パラメータを用いるとし
ても、当業者にとっては、そのデフォーマット回路を本
明細書で詳述したデフォーマット回路の開示内容に基づ
いて何の発明力を要することなく構成することができ
る。事実、これら全てのデフォーマット回路は、協同し
て補助ブロックを形成するチャンネルビットブロック内
の連続するビット系列が、関連するブロック分離パラメ
ータに対応する長さより短い主ブロックの直後に移動叉
は挿入されるという点で共通している。このことは以下
のように考えることもできる。主ブロックに関連しない
全てのビットはチャンネルビットブロックから取り出さ
れ、次から次へと配置され（図６のＤ参照）、かくして
補助ビット系列が得られる。次いで、当該チャンネルビ
ットブロックの第１の主ブロックは上記助補ビット系列
のビットの中の、当該主ブロックがビットの数叉はコー
ド語の数が前記ブロック分離パラメータに対応するよう
なブロックになるような、数のビットで補足される。ま
た、第２の主ブロックは残りの補助ビット系列（即ち、
第１の主ブロックを補足したビット分減少された元の補
助ビット系列）を用いて同様の方法で補足され、以下同
様である。
【００６１】上記においては、カラーテレビジョン画像
を構成する３つの信号PS(1)、PS(2)及びPS(3)の中の一
つのみの処理しか詳細に述べられていない実施例につい
て説明した。これはこれら３個の信号は同様に扱われる
からである。実際には、これら３個の信号は別々に（通
常は別個のサンプリング周波数で）サンプルされ且つデ
ジタル化される。このようにして得られたデジタル画像
信号は時分割の形で変換回路21に供給され、この変換回
路は次いでこれら３つの画像信号に関連する係数ブロッ
クを所定のパターンに従って交互に出力する。例えば、
この回路はPS(1)に関連する２つの係数ブロックを先ず
出力し、次いでPS(2)に関連する１個の係数ブロックを
出力し、その後PS(1)に関連する２つの係数ブロックを
出力し、最後にPS(3)に関連する一つの係数ブロックを
出力する。以下、同様である。この場合、一連の伝送ビ
ットブロックにより伝送ビット流z'jが形成され、これ
ら伝送ビットブロックが、前記パターンに従って、前述
した３つの異なる画像信号に関連される。上記のような
場合、サブチャンネルビットブロック及び主ブロックは
異なる画像信号に対して異なる長さを有してもよいこと
に注意されたい。
【図面の簡単な説明】
【図１】 図１は本発明による送信局及び受信局であっ
て、協同してビデオレコーダを構成するような各局を概
念的に示すブロック図、
【図２】 図２は図１の送信局に使用されるコード化局
を詳細に示すブロック図、
【図３】 図３は図２のコード化局の動作を示す説明
図、
【図４】 図４は図２のコード化局の動作を示す他の説
明図、
【図５】 図５は図２のコード化局の動作を示す他の説
明図、
【図６】 図６は図２のコード化局の動作を示す他の説
明図、
【図７】 図７は図２のコード化局の動作を示す他の説
明図、
【図８】 図８は図２のコード化局の動作を説明するた
めのフローチャート、
【図９】 図９は図２のコード化局の動作を説明するた
めの他のフローチャート、
【図１０】 図１０は図１の受信局に使用されるデコー
ド局を詳細に示すブロッ
【図１１】 図１１は図１０のデコード局の動作を示す
説明図、
【図１２】 図１１は図１０のデコード局の動作を説明
するためのフローチャート、
【図１３】 図１３は図１０のデコード局の動作を説明
するための他のフローチャートである。
【符号の説明】
AA…送信局、 Ａ…コード化／フォーマッ
ト局、BB…受信局、 Ｂ…デコード／デフ
ォーマット局、２…変換コード化回路、 ３…フォー
マット回路、４…デフォーマット回路、 ５…変換デコ
ード局、Ｈn…主ブロック、 Ｓn…補助ブロッ
ク、SCBn…サブチャンネルビットブロック、TRBn…伝送
ビットブロック。
フロントページの続き (72)発明者 ペトラス ドミニカス フェアリンデン オランダ国 アインドーフェン フルーネ ヴァウツウェッハ １ (72)発明者 ステファヌス ヨセフ ヨハネス ネイッ セン オランダ国 アインドーフェン フルーネ ヴァウツウェッハ １

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 画像をデジタル形態で受信局へ伝送する
    送信局であって、画像の系列に当該系列を各々が複数の
    第１コード語と複数の第２コード語とを有する可変長の
    伝送ビットブロックの系列に変換するためにコード化処
    理を施すように構成された送信局において、 前記送信局は所定数の連続した伝送ビットブロックを有
    する一群の伝送ビットブロックに、その都度、フォーマ
    ット処理を施して所定数のビット位置を有するチャンネ
    ルビットブロックを形成するように構成され、前記所定
    数のビット位置は各々が当該チャンネルビットブロック
    内の所定ビット位置で開始する所定長さの複数のサブチ
    ャンネルビットブロックを含み、これらサブチャンネル
    ビットブロックの数は前記群における伝送ビットブロッ
    クの数に等しく、前記群の各伝送ビットブロックは主ブ
    ロックと補助ブロックとに分割され、前記主ブロックは
    少なくとも前記の第１コード語を含み、これら主ブロッ
    クの各々は前記の各サブチャンネルビットブロックの初
    めのほうのビット位置に収容され、前記の補助ブロック
    の各ビットは前記各サブチャンネルビットブロックの残
    りのビット位置に分散されることを特徴とする送信局。
  2. 【請求項２】 請求項１に記載の送信局において、前記
    コード化処理が２次元画像の系列に準方向２次元変換を
    施して当該画像を各々が直流係数と複数の交流係数とを
    含む係数ブロックに変換する第１の過程と、上記各係数
    ブロックを前記伝送ビットブロックに変換する第２の過
    程とを含むことを特徴とする送信局。
  3. 【請求項３】 請求項２に記載の送信局において、前記
    伝送ビットブロックが前記直流係数と前記交流係数の中
    の大きなものとに対応する複数の第１コード語を有して
    いることを特徴とする送信局。
  4. 【請求項４】 請求項１に記載の送信局において、前記
    主ブロックの各々が対応する各伝送ビットブロックにお
    ける所定の最大個数（Ｑ）までの全ビットを含むことを
    特徴とする送信局。
  5. 【請求項５】 請求項１に記載の送信局において、前記
    主ブロックの各々が対応する各伝送ビットブロックにお
    ける所定の最大個数までの全コード語を含むことを特徴
    とする送信局。
  6. 【請求項６】 請求項１に記載の送信局において、前記
    主ブロックの各々が、対応する伝送ビットブロックから
    選択された複数のコード語であって当該主ブロックの合
    計ビット数が所定の範囲内となるような複数のコード語
    を有することを特徴とする送信局。
  7. 【請求項７】 画像の系列をデジタル形態で表すチャン
    ネルビット流において、各々が所定数のビット位置を有
    すると共に所定長の複数のサブチャンネルビットブロッ
    クを含む連続したチャンネルビットブロックにより形成
    され、前記の各サブチャンネルビットブロックは前記チ
    ャンネルビットブロック内の所定のビット位置で開始
    し、前記の複数のサブチャンネルビットブロックに対応
    する複数の伝送ビットブロックが各チャンネルビットブ
    ロックに関連し、各伝送ビットブロックは当該伝送ビッ
    トブロックの長さを示すブロック分離パラメータを有す
    ると共に主ブロックと補助ブロックとに分割され、前記
    主ブロックの各々は対応する各サブチャンネルビットブ
    ロックにおける初めのほうのビット位置に収容され、前
    記補助ブロックのビットは前記サブチャンネルビットブ
    ロックの残りのビット位置に分散されることを特徴とす
    るチャンネルビット流。
  8. 【請求項８】 請求項７に記載のチャンネルビット流を
    受信する受信局において、当該受信局は前記チャンネル
    ビットブロックの各々を複数の伝送ビットブロックに変
    換するためのデフォーマット処理を行い、前記伝送ビッ
    トブロックの補助ブロックを各々形成している連続した
    ビット系列は、対応するブロック分離パラメータにより
    通知された長さよりも短い主ブロックの直後に移動して
    挿入されることを特徴とする受信局。
  9. 【請求項９】 請求項７に記載のチャンネルビット流の
    形態を持つ一連の画像が記憶された記憶媒体。
  10. 【請求項１０】 請求項７に記載のチャンネルビット流
    を発生し且つ記憶する動作、叉は上記のチャンネルビッ
    ト流により表される一連の画像を表示する動作の少なく
    とも何れか一方を行うように構成されたビデオレコーダ
    装置。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5621535A (en) * 1993-09-01 1997-04-15 Apple Computer, Inc. Direct digital synthesis of video signal recording waveforms from baseband digital signals provided by a computer interface for compatible recording onto analog video tape
DE4335305A1 (de) * 1993-10-16 1995-04-20 Philips Patentverwaltung Verfahren und Schaltungsanordnung zur Übertragung von Sprachsignalen
US5511099A (en) * 1994-03-30 1996-04-23 Samsung Electronics Co., Ltd. Passband sync block recovery
US5651078A (en) * 1994-07-18 1997-07-22 Thomson Consumer Electronics, Inc. Method and apparatus for reducing contouring in video compression
JP3509448B2 (ja) * 1996-04-12 2004-03-22 ソニー株式会社 ビデオカメラ装置、映像信号処理装置、カラー映像信号のレベル圧縮方法および階調変換方法
WO1999065239A2 (en) 1998-06-11 1999-12-16 Koninklijke Philips Electronics N.V. Trick play signal generation for a digital video recorder
US6304992B1 (en) 1998-09-24 2001-10-16 Sun Microsystems, Inc. Technique for correcting single-bit errors in caches with sub-block parity bits
KR100335138B1 (ko) * 1998-12-30 2002-11-27 엘지정보통신주식회사 비디오코더의가변부호화기및이를이용한코딩방법
US7653749B2 (en) * 2005-08-31 2010-01-26 Microsoft Corporation Remote protocol support for communication of large objects in arbitrary format
CN104104391B (zh) * 2008-12-09 2017-04-26 日本电信电话株式会社 编码方法以及编码装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148272A (en) * 1991-02-27 1992-09-15 Rca Thomson Licensing Corporation Apparatus for recombining prioritized video data

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