KR100271680B1 - 반도체 장치의 제조방법 - Google Patents

Abstract

본 발명은 공정을 간략화 하는 동시에 복수의 회로기판을 적합하게 처리하여 생산 효율을 향상시킴을 가제로 한다. 본 발명의 해결수단은 회로기판(10)을 길이 방향으로 다수개 연결하여 형성된 띠상 기판(11)에, 적어도 반도체칩(30) 탑재 영역에 대응하여 열경화성 또는 열가소성 수지재 중에 도전입자(22)가 분산되어 된 이방도전성 접착제층(20)을 형성한 후, 이방도전성 접착제층(20)을 연화시키고, 배선패턴(12)의 일단에 형성된 전극단자 접합부(12a)에 대응하여 전극단자(32)가 설비된 반도체칩(30)을 전극단자 접합부(12a)와 전극단자(32)를 대향시키고 이방 도전성 접착제층(20)를 가압하여 전극단자(32)와 전극단자 접합부(12a)를 도전입자(22)를 개재시켜 전기적으로 접속한다.

Description

반도체 장치의 제조방법

본 발명은 반도체장치의 제조방법에 관한 것이다.

제7도에 종래의 플립칩 본딩(flip chip bonding)법에 의해 반도체칩을 회로기판에 탑재한 반도체 장치를 나타낸다.

반도체칩(30)의 회로기판(10)에 접합되는 면에는, 각편의 회로기판(10)에 형성된 배선패턴의 전극단자 접합부(12a)에 접합되도록 전극단자(32)가 설비되어 있다. 그 전극단자(32)의 선단에는 땜납 등의 도전성 물질(50)을 부착한 반도체칩(30)을 회로기판(10) 상에 장착한다. 이 때, 회로기판(10)의 배선패턴(12)에 형성된 전극단자 접합부(12a)에 대응시켜, 전극단자(32)가 재치된다. 그 상태에서 가열함으로써 도전성 물질(50)을 용융시켜 전극단자(32)와 상기 배선패턴(12)을 전기적으로 접속시키고, 다음에 반도체칩(30)과 회로기판(10) 사이에 언더필(underfill)재(52)(주로 에폭시 수지)를 흘려넣고 가열하고, 그 언더필재(52)를 가열, 경화(큐어 공정)시킨다. 그리고, 땜납 볼이나 리드 핀 등의 외부접속단자를 회로기판(10)의 배선패턴(12)을 형성한 면의 이면에 형성한 랜드부(14)에 접합함으로써, 반도체 장치가 완성된다.

그러나, 상기한 반도체 장치의 제조방법에서는, 상기한 언더필재(52)를 충전하는 공정과 큐어 공정이 필요하기 때문에, 생산효율이 나빠진다는 문제가 있다.

또한, 각편의 회로기판(10)마다 반도체칩을 탑재하여, 고착하는 처리를 행하는 것은 생산효율이 나빠지는 문제가 있다.

또, 상기 도전성 물질(50)로 금속필러가 들어 있는 페이스트를 사용한 경우에는, 그 자체에 접착력이 없기 때문에, 회로기판(10)에 탑재한 반도체칩의 위치 어긋남이 발생되기 쉽다는 문제가 있다.

따라서, 본 발명의 목적은 공정을 간략화함과 동시에 복수의 회로기판을 적합하게 처리하여 생산효율을 향상할 수 있는 반도체 장치의 제조방법을 제공하는 것에 있다.

제1도는 본 발명의 제조방법에 의해서 형성된 반도체 장치의 일실시예를 나타낸 단면도.

제2도는 본 발명에 사용되는 이방 도전성 접착제의 일실시예를 나타내는 단면도.

제3도는 본 발명의 제조방법을 설명하는 공정도.

제4도는 띠상 기판에 띠상의 이방 도전성 접착제가 첩착(貼着)된 상태를 설명하는 평면도.

제5도는 띠상 기판에 각편의 이방 도전성 접착제가 첩착된 상태를 나타낸 평면도.

제6도는 띠상 기판에 프레임상 각편의 이방 도전성 접착제가 첩착된 상태를 나타내는 평면도.

제7도는 종래의 제조방법으로 형성된 반도체 장치를 나타낸 단면도.

* 도면의 주요부분에 대한 부호의 설명

10 : 회로기판 11 : 띠상 기판

12 : 배선패턴 12a : 전극단자 접합부

14 : 랜드 20 : 이방 도전성 접착제

21 : 접착제 22 : 도전입자

24 : 박리지 26 : 박리지

30 : 반도체칩 32 : 전극단자

40 : 땜납 볼

본 발명은 상기 목적을 달성하기 위해서 다음 구성을 구비한다.

즉 본 발명은, 회로기판상에 탑재될 반도체칩의 전극단자에 대응하도록 전극단자 접합부가 배열되는 상기 회로기판의 제1면에, 열경화성 또는 열가소성 수지 지재와, 균일한 입경을 가지며 상기 회로기판에 인접한 한쪽 면측에서 접착제 성분내에 단일층을 형성하도록 대체로 등간격으로 분산된 도전입자를 포함하는 이방 도전성 접착제층을 형성하는 단계와; 상기 이방 도전성 접착제층을 연화시키는 단계와; 상기 반도체칩의 전극단자가 상기 이방 도전성 접착제층을 개재하여 상기 회로기판의 전극단자 접합부와 일치하도록 상기 반도체칩을 탑재하는 단계와; 상기 전극단자가 상기 전극단자 접합부에 전기적으로 접속되도록 상기 반도체칩을 상기 회로기판에 대하여 가압함으로써, 상기 이방 도전성 접착제층이 경화될 때 상기 반도체칩이 상기 회로기판에 고착되도록 하는 단계를 포함하는 것을 특징으로 한다.

상기 이방 도전성 접착제층이 이방 도전성 수지필름으로 되고, 상기 회로기판이 플렉시블 수지기판이므로, 릴상 형태로 연속이송을 바람직하게 행할 수 있어, 상기 이방 도전성 접착제층을 상기 전극단자 접합부에 따라서 프레임상으로 형성함으로써, 접착제가 빠져나오는 것을 억제할 수 있는 등, 효율 좋게 제조할 수 있다.

또, 상기 이방 도전성 접착제층이 상기 띠상 기판의 길이방향을 따라 적어도 상기 회로기판의 반도체칩 탑재영역을 포함하여 일련적으로 피복됨으로써, 띠상 기판에 이방 도전성 접착제층을 효율 좋게 형성할 수 있다.

또, 상기 회로기판은 상기 배선패턴이 형성된 면의 반대면에 배선패턴과 전기적으로 접속된 랜드부를 구비하고 있고, 상기 회로기판에 상기 반도체칩이 탑재된 후, 상기 랜드부에 외부접속 단자를 접합함으로써, 효율 좋게 반도체장치를 제조할 수 있다.

[발명의 실시 형태]

이하, 본 발명에 의한 바람직한 실시 형태를 첨부 도면과 함께 상세히 설명한다.

제1도는 본 발명의 제조방법에 의해서 형성된 반도체장치의 일실시예를 나타내는 단면도이다. 또, 제2도는 본 발명에 사용되는 이방 도전성 접착제의 일실시예를 나타내는 단면도이다.

10은 회로기판이고, 표면에 배선패턴(12)이 형성되어 있다. 이 회로기판(10)을 길이 방향으로 다수개 연결하여 띠상 기판(11)이 형성되어 있다. 회로기판(10)의 재질 및 형태 등은 특히 한정되지 않고, 예를 들어 FPC(Flexible Printed Circuit), TAB 등의 시트상 또는 릴상의 기판, 또는 PCB(Printed Circuit Board)나 세라믹기판을 사용할 수 있다.

또, 회로기판(10)의 이면에는 외부접속단자가 접속되는 랜드(14)가 형성되어 있다. 랜드(14)는 상기 배선패턴(12)과, 공지의 접속수단으로 전기적으로 접속되어 있다. 예를 들어, 랜드(14)는 관통 구멍내에 도전성 물질을 충전한 비어(제3도 참조), 또는 관통 구멍 내벽면에 금속도금을 행한 스루홀(16)을 거쳐서 배선패턴(12)과 전기적으로 접속되어 있다.

20은 이방 도전성 접착제(ACF)이고, 회로기판(10)상에 첩착되어 있다. 이것에 의해, 상기 띠상 기판(11)에 적어도 그 띠상 기판(11)의 각 회로기판(10 …)의 반도체칩 탑재영역에 대응하여, 이방 도전성 접착제층이 형성된 상태로 되어 있다. 이방 도전성 접착제(20)는 열경화성(에폭시 수지 등) 또는 열가소성(폴리올레핀 수지, 폴리이미드 수지 등)의 접착제(21) 중에 도전입자(22)가 분산되어 박막상으로 형성되어 있다. 도전입자(22)는 예를 들어, 제2도에 나타낸 바와 같이 접착제(21)층의 한쪽 면측에 단일층으로 또 대체로 등간격으로 분산된 상태로 배열되고, 균일한 입경(예를 들어, 5㎛ 정도)으로 가지런하게 되어 있다. 그 재질은 니켈, 니켈의 구체(球體)에 금도금이 행해진 것, 구체의 수지재 표면에 금도금이 행해진 것 등이 있다. 또, 이방 도전성 접착제의 기재인 수지로 되는 접착제(21)로서는 에폭시 수지막 등이 있다. 이방 도전성 접착제(20)의 두께는 수10㎛, 예를 들어 50㎛ 정도가 일반적이다.

제2도는 시트상의 이방 도전성 접착제가 그 양면에 각각 첨부된 박리지(24,26)로 보호되어 있는 상태를 나타낸다. 박리지(24)를 벗겨내 회로기판(10)에 첩착하고, 다음에 박리지(26)를 벗겨내 반도체칩(30)을 첩착한다.

또, 이방 도전성 접착제는 페이스트상의 것을 기판의 각 반도체칩 탑재영역에 각각 도포하더라도 좋다.

반도체칩(30)에는 회로기판(10)에 이방 도전성 접착제(20)를 거쳐서 접착되는 면에, 배선패턴(12)에 형성된 전극단자 접합부(12a)에 대응하여 전극단자(32)가 설비되어 있다. 전극단자(32)는 반도체칩(30)의 패드부에 형성되어 있고, 예를 들어 금 범프(bump)로 형성되어 있다.

이 반도체칩(30)은 회로기판(10)상의 반도체칩 탑재 영역에 첩착된 이방 도전성 접착제(20)상에 위치되어 탑재된다. 그리고, 이방 도전성 접착제(20)의 접착제(21)를 연화시키도록 가열함과 동시에, 반도체칩(30)을 회로기판(10)에 근접시키는 방향으로 가압한다. 또, 이 공정에서는 이방 도전성 접착제를 연화시켜 놓고 나서 칩을 탑재하여, 가열 가압하더라도 좋다. 이것에 의해, 전극단자(32)가 접착제(21)층을 꿰뚫어 도전입자(22)에 접촉되는 동시에, 그 도전입자(22)를 전극단자 접합부(12a)의 사이에 끼우는 상태가 되어, 전극단자(32)가 전극단자 접합부(12a)에 도전입자(22)를 개재하여 전기적으로 접속된다. 그 후 냉각함으로써 접착제(21)를 경화시켜, 회로기판(10)에 반도체칩(30)을 용이하게 또한 확실히 접합할 수 있다.

예를 들어, 배선패턴(12)이 동이고, 전극단자(32)가 금으로 형성되어 있는 동시에, 도전입자(22)가 니켈의 구체로 형성되어 있는 경우, 도전입자(22)가 전극단자 접합부(12a)와 전극단자(32)에 의해서 사이에 끼워지고, 각각 깊이 박힘으로써, 전기적인 접속을 좋게 할 수 있다. 또, 도전입자(22)가 전극단자 접합부(12a)와 전극단자(32)의 양쪽에 박힘으로써, 쐐기 작용을 하여 반도체칩(30)이 회로기판(10)에 대해서 미끄러지거나, 박리되는 것을 방지할 수 있다. 또, 도전입자(22)가 전극단자 접합부(12a)와 전극단자(32)의 양쪽에 박히도록 개재하는 것이 전극단자(32)의 높이 등의 불균형(오차)에 대해서, 그 오차를 흡수하도록 작용하기 때문에, 전기적인 접속을 확실히 할 수 있다.

다음에 제3도에 따라서 반도체 장치의 제조방법을 공정순서로 설명한다.

우선, 제3(a)도에 나타낸 바와 같이 띠상 기판(11)을 구성하는 각 회로기판(10)상의 반도체칩 탑재영역에, 각편의 필름상으로 형성된 이방 도전성 접착제(20)를 박리지(24)를 벗기고 첩착한다. 다음에 박리지(26)를 벗기고(제3(b)도), 그위에 반도체칩을 탑재하고 임시 접착한다(제3(c)도). 그리고, 이방 도전성 접착제(20)상의 반도체칩(30)을, 전극단자(32)가 배선패턴의 전극단자 접합부(12a)와 일치하도록 위치 결정한 상태에서 장착한다. 그 상태에서, 반도체칩(30)을 회로기판(10)에 밀착하는 방향으로 가압하면서 가열한 후 냉각한다(제3(d)도). 이것에 의해, 전극단자 접합부(12a)에 전극단자(32)를 도전입자(22)를 거쳐서 전기적으로 접속시킴과 동시에, 회로기판(10)상에 반도체칩(30)을 이방 도전성 접착제(20)의 열경화성 또는 열가소성 접착제(21)로 접착하여, 회로기판(10)상에 반도체칩(30)을 적합하게 접합할 수 있다. 이후는 종래의 편면 수지 봉지형의 반도체 장치와 같은 공정으로, 회로기판(10)의 이면의 랜드부(14)에 외부접속 단자를 접합한다(제3(e)도). 외부접속단자로서는, 땜납 볼(40)을 이용할 수 있다. 39는 솔더레지스트이다. 그리고, 마지막으로 각편으로 떼어내 분리하여(제3(f)도), 반도체장치를 완성한다.

이상의 공정에 의하면, 종래와 같이 언더펄 공정, 큐어 공정이 불필요하게되어, 생산효율을 향상시킬 수 있다. 또 반도체칩(10)은 이방 도전성 접착제(20)로 접착되어 장착되기 때문에 그 장착후의 위치 어긋남을 방지할 수 있고, 수율이 향상된다.

제4도~제6도는 회로기판(10)이 복수개 길이방향으로 연결되어 되는 띠상 기판(11)을 따라서 이방 도전성 접착제(20A, 20B, 20C)가 시트상 형태로 공급되는 동시에, 적어도 회로기판(10)의 반도체칩 탑재영역에 대응하여 첩착되어, 이방 도전성 접착제층이 형성되는 것을 설명하는 평면도이다.

제4(a)도는 띠상 기판(11)을 설명하는 평면도이다.

제4(b)도에는 띠상 기판(11)과 이방 도전성 접착제(20A) 양쪽이 띠상으로 형성되어 있고, 양자가 연속적으로 공급되어, 회로기판(10)상의 반도체칩 탑재영역을 포함해서 시트상의 이방 도전성 접착제(20)가 연속적으로 접착된 상태를 나타내고 있다. 띠상 기판(11)으로서는 장방형의 것, 또는 한쪽 릴로부터 풀어 내어 다른쪽 릴에 권취되는 가요성의 릴상의 것이 있다. 장방형의 띠상 기판(11)으로는 PCB, 세라믹기판이 해당되고, 릴상의 것으로는 FPC, TAB 테이프가 해당된다. 또, 띠상 기판으로서는 회로기판을 복수열 복수행으로 해도 좋다. 예를 들어, 회로기판을 5행 5열로 형성하더라도 좋다. 또, 이방 도전성 접착제(20A)는 릴로부터 풀어 내어지고, 박리지(24)(제2도 참조)가 박리되어 띠상 기판(11)의 각 회로기판상에 접착된다. 이것에 의하면, 기판에 이방 도전성 접착제(20A)를 효율 좋게 첩착하고 이방 도전성 접착체층을 형성할 수 있다. 또, 이방 도전성 접착제층을 회로기판(10)상에 형성 하기 위해서는, 이방 도전성 접착제를 회로기판(10)상에 도포하더라도 좋다.

또, 제5도에는 상기 회로기판(10)에 각편의 사각형으로 형성된 이방 도전성 접착제(20B)가 첩착된 상태를 나타내고 있다. 제6도에는 상기 회로기판(10)의 반도체칩이 전기적으로 접속되는 영역에만 대응하여, 각편의 사각형 프레임상에 형성된 이방 도전성 접착제(20C)가 첩착된 상태를 나타내고 있다. 이와 같이 각편의 이방 도전성 접착제로도, 띠상의 박리지상에 각 회로기판과 대응시켜 각편의 이방 도전성 접착제(필름상의 것)을 설비해 놓고, 그 띠상의 박리지로 보내면, 다수개 연속해 있는 회로기판(10)에 연속적으로 효율 좋게 접착할 수 있어 생산효율을 향상시킬 수 있다. 또, 이와 같이 이방 도전성 접착제를 프레임상으로 형성하여 접착하면, 반도체칩을 가압하여 회로기판상에 탑재할 때에 반도체칩과 기판사이에 끼워지는 접착제가 가압력에 의해 반도체칩 주위에는 삐져나온 량을 억제할 수 있는 이점이 있다.

이상, 본 발명에 관하여 바람직한 실시예를 들어 여러가지 설명했지만, 본 발명은 이들 실시예에 한정되는 것이 아니고, 본 발명의 정신을 일탈하지 않은 범위 내에서 여러 가지 변경이 가능함은 물론이다.

본 발명에 의하면, 띠상 기관의 각 회로기판상의 반도체칩 탑재영역에 미리 이방 도전성 접착제층을 설비하고, 이 이방 도전성 접착제층을 연화시킴과 동시에 가압함으로써, 반도체칩을 회로기판에 바람직하게 접합할 수 있다. 따라서, 종래와 같은 언더필 공정, 큐어 공정이 불필요하게 되어, 공정을 간략화함게 동시에, 띠상 기판으로서 복수의 회로기판을 동시에 처리할 수 있기 때문에, 생산효율을 현저히 향상할 수 있는 효과를 거둘 수 있다.

Claims (7)

1. 회로기판(10)상에 탑재될 반도체칩(30)의 전극단자(32)에 대응하도록 전극단자 접합부(12a)가 배열되는 상기 회로기판(10)의 제1면에, 열경화성 또는 열가소성 수지재와, 균일한 입경을 가지며 상기 회로기판(10)에 인접한 한쪽 면측에서 접착제(21) 성분내에 단일층을 형성하도록 대체로 등간격으로 분산된 도전입자(22)를 포함하는 이방 도전성 접착제층(20)을 형성하는 단계와; 상기 이방 도전성 접착제층(20)을 연화시키는 단계와; 상기 반도체칩(30)의 전극단자(32)가 상기 이방 도전성 접착제층(20)을 개재하여 상기 회로기판(10)의 전극단자 접합부(12a)와 일치하도록 상기 반도체칩(30)을 탑재하는 단계와; 상기 전극단자(32)가 상기 전극단자 접합부(12a)에 전기적으로 접속되도록 상기 반도체칩(30)을 상기 회로기판(10)에 대하여 가압함으로써, 상기 이방 도전성 접착제층(20)이 경화될 때 상기 반도체칩(30)이 상기 회로기판(10)에 고착되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
2. 제1항에 있어서, 상기 회로기판(10)은 플렉시블 회로기판인 것을 특징으로 하는 반도체장치의 제조방법.
3. 제1항에 있어서, 상기 전극단자 접합부(12a)는 상기 회로기판(10)의 프레임상 영역에 배열되며, 상기 이방 도전성 접착제층(20)은 상기 프레임상 영역을 따라 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
4. 제1항에 있어서, 상기 이방 도전성 접착제층(20)은 상기 회로기판(10)의 표면상에서, 적어도 상기 반도체칩(30)이 탑재되는 영역에 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
5. 제1항에 있어서, 길이 방향으로 연속적으로 배열된 복수의 상기 회로기판(10)을 포함하는 띠상 회로기판(11)이 사용되며, 상기 이방 도전성 접착제층(20)은 상기 각 회로기판(10)의 표면상에서, 적어도 상기 각 반도체칩(30)이 탑재되는 영역에 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
6. 제5항에 있어서, 상기 이방 도전성 접착제층(20)은 상기 띠상 회로기판(10)상에 그 길이방향을 따라서, 적어도 상기 각 회로기판(10)의 반도체칩 탑재 영역을 포함하여 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
7. 제5항에 있어서, 상기 회로기판(10)은 상기 전극단자 접합부(12a)와 배선패턴(12)이 형성된 상기 제1면에 대향하는 제2면에, 상기 배선패턴(12)에 전기적으로 접속된 도전성 랜드부(14)를 구비하며, 상기 회로기판(10)에 상기 반도체칩(30)이 탑재된 후, 외부접속단자(40)가 상기 도전성 랜드부(14)에 접합되는 것을 특징으로 하는 반도체장치의 제조방법.

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