KR100270715B1 - 카운터를 이용한 데이터 전송 장치 - Google Patents

카운터를 이용한 데이터 전송 장치 Download PDF

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Abstract

본 발명은 FIFO(First-In First-Out, 선입선출)를 이용하여 데이터 전송시 FIFO로 전송하는 속도가 FIFO로부터 수신되는 속도보다 빠른 경우 전송부에서 일시 대기하도록 하는 카운터를 이용한 데이터 전송 장치에 관한 것이다. 종래의 기술에 있어서는 AF 신호를 이용하는 경우 FIFO(14)의 최대 용량을 사용할 수 없다. FF 신호를 사용하는 경우에는 버스트 사이클이 발생하면 진행 중인 버스트 사이클 중에 FIFO(34)의 뎁스가 꽉차서 진행 중에 있는 버스트 사이클중 아직 실행되지 않은 버스트 사이클의 데이터(Data3, Data4)에 대해서 유실이 발생할 우려가 있는 결점이 있다. 본 발명에서는 여유분의 뎁스를 두었으며, 또한 여유분의 뎁스도 사용하지 않는 것이 아니고 연속된 뎁스를 가지는 버스트 사이클이 진행되는 경우에는 FIFO(120)에 남아있는 기설정된 뎁스도 사용할 수 있는 경제성이 있으며, 버스트 사이클이 진행 중인 경우 FIFO가 꽉차는 경우가 발생하더라도 나머지 여유분의 뎁스를 이용하여 데이터를 저장 함으로서 데이터의 전송 유실을 방지하여 시스템의 경제성 및 안정성을 높이는 효과가 있는 것이다.

Description

카운터를 이용한 데이터 전송 장치{APPARATUS FOR TRANSFERING DATA USING COUNTER}
본 발명은 카운터를 이용한 데이터 전송 장치에 관한 것으로서, 특히 FIFO(First-In First-Out, 선입선출)를 이용하여 데이터 전송시 FIFO로 전송하는 속도가 FIFO로부터 수신되는 속도보다 빠른 경우 전송부에서 일시 대기하도록 하는 카운터를 이용한 데이터 전송 장치에 관한 것이다.
도 1은 종래의 기술에 따른 데이터 전송 장치의 일 실시예를 나타낸 블록도로, 제 1, 제 2 전송부(10, 18), 제어부(12), FIFO(14), 및 제 1, 제 2 메모리 및 메모리 제어부(16, 20)로 구성된다.
동 도면에 있어서, 제 1 전송부(10)에서 데이터(Data1)를 제 2 메모리 및 메모리 제어부(20)로 전송하는 것을 기술하면, 먼저 제어부(12)는 제 1 전송부(10)와 제 2 메모리 및 메모리 제어부(20)의 데이터(Data1) 전송을 제어한다. FIFO(14)는 제어부(12)의 제어에 의하여 제 2 메모리 및 메모리 제어부(20)로 어드레스(Addr1) 및 데이터(Data1)를 전송한다. 또한, 제 1 메모리 및 메모리 제어부(16)는 제어부(12)의 제어에 의해 기저장된 데이터(Data1)를 제 1 전송부(10)로 송신하는 역할을 한다.
상기에 반해, 제 2 전송부(18)에서 데이터(Data2)를 제 1 메모리 및 메모리 제어부(16)로 전송하는 것을 기술하면, 상기와 같은 FIFO(14)를 사용하여 전송한다. 반면, 제 2 메모리 및 메모리 제어부(20)는 제어부(12)의 제어에 의해 기저장된 데이터(Data2)를 제 2 전송부(18)로 송신한다. 또한, 제 2 전송부(18)는 제어부(12)의 제어를 받아 데이터(Data2)를 전송한다.
제 1, 제 2 전송부(10, 18)와 제 1, 제 2 메모리 및 메모리 제어부(16, 20) 사이의 전송 속도 차이로 인한 충돌을 방지하기 위하여 FIFO(14)를 두어 데이터(Data1, Data2)를 전송한다.
도 2는 도 1에 도시된 제어부(12)의 일 실시예를 나타낸 회로도로, 버퍼-인버터(buffer-inverter)(I1, I2, I3), NAND 게이트(N1), 및 플립플롭(flip-flop)(F1)으로 구성된다.
동 도면에 있어서, 제 1 전송부(10)에서 제 2 메모리 및 메모리 제어부(20)로 데이터(Data1) 저장하는 것을 기술하면, 쓰기 신호(RW1)가 제 1 전송부(10)에서 로우(low)로 인가되면, 버퍼-인버터(I1)를 통과하여 하이(high)로 변한다. 제 1 메모리 및 메모리 제어부(16)로부터 전송 인증(transfer acknowledge) 신호(TA1)가 로우로 인가되어 버퍼-인버터(I2)를 통과하여 하이로 변한다. FIFO(14)가 저장 가능함을 알리는 신호인 AF(Almost Full) 신호가 하이라면, NAND 게이트(N1)는 로우 신호를 출력한다.
NAND 게이트(N1)가 출력하는 로우 신호가 플립플롭(F1)에 제공되어 플립플롭(F1)이 FIFO 쓰기 인가 신호(FWE1(FIFO Write))를 FIFO(14)에 인가함으로써 제 1 전송부(10)는 FIFO(14)를 통해 제 2 메모리 및 메모리 제어부(20)로 데이터(Data1)를 기록한다.
여기서, 데이터(Data1)를 쓰는 도중에 FIFO(14)의 뎁스(depth)가 기설정하여 놓은 용량이상 차서 더이상 FIFO(14)에 데이터(Data1)를 쓸 수 없는 경우, FIFO(14)에서 AF 신호가 발생되어 인터럽트(interrupt)(INT1)를 발생시킨다. 즉, FIFO(14)의 AF 신호는 FIFO(14)가 기설정된 일정 뎁스에 도달한 경우 발생한다. 예로, 뎁스가 512인 FIFO(14)를 사용하는 경우 AF 신호를 발생시켜 더이상 FIFO(14)에 쓰기 금지 시키는 뎁스는 최소한 8 뎁스로 설정하여 FIFO(14)에 8 뎁스가 남은 경우에 4 뎁스 용량의 데이터 사이클이 발생한 경우면 AF 신호와 함께 4 뎁스 용량의 데이터(Data1, Data2)가 저장된다. 따라서, 4 뎁스 용량이 FIFO(14)에 남게 되고, 인터럽트(INT1)가 제 1 전송부(10)로 발생하여 제 1 전송부(10)는 FIFO(14)에 데이터를 송신하지 않음으로써, 더이상 쓰기를 할 수 없는 상태가 된다.
도 3은 종래의 기술에 따른 데이터 전송 장치의 다른 실시예를 나타낸 블록도로, 제 1, 제 2 전송부(30, 38), 제어부(32), FIFO(34), 및 제 1, 제 2 메모리 및 메모리 제어부(36, 40)로 구성된다.
동 도면에 있어서, 이와 같은 구성은 도 1과 유사하며 다만, FIFO(34)에 뎁스 용량을 나타내는 신호를 AF 신호 대신에 FF(FIFO Full) 신호를 사용한다.
FF 신호에 대해서는 도 4에서 상세하게 설명하기로 한다.
도 4는 도 3에 도시된 제어부(32)의 일 실시예를 나타낸 회로도로, 버퍼-인버터(I4, I5, I6), NAND 게이트(N2), 및 플립플롭(F2)으로 구성된다.
FIFO(34)는 제어부(32)에 FF 신호를 제공하여 자신에게 데이터(Data3)의 쓰기 및 읽기를 제어한다.
쓰기 신호(RW3)가 제 1 전송부(30)에서 제어부(32)로 로우로 인가되면, 버퍼-인버터(I4)을 통과하여 하이로 올라가고, 제 1 메모리 및 메모리 제어부(36)로부터 전송 인증 신호(TA3)가 로우로 인가되어 버퍼-인버터(I5)를 통과하여 하이로 올라가는 동시에, FIFO(34) 저장 가능함을 알리는 신호인 FF 신호가 하이로 올라간 상태이면, NAND 게이트(N2)는 로우 신호를 출력한다.
NAND 게이트(N2)의 로우 출력 신호가 플립플롭(F2)에 제공됨에 따라 플립플롭(F2)은 FIFO 쓰기 인가 신호(FWE2)를 FIFO(34)에 인가한다. 따라서, 제 1 전송부(30)에서 FIFO(34)를 통하여 제 2 메모리 및 메모리 제어부(40)로 데이터(Data3)를 저장한다.
여기서, 데이터(Data3)를 FIFO(34)에 쓰는 도중에 FIFO(34)의 뎁스의 용량만큼 가득차서 더이상 FIFO(34)에 데이터(Data3)를 쓸 수 없는 경우, NAND 게이트(N2)는 하이 신호를 출력한다.
NAND 게이트(N2)의 하이 출력 신호가 플립플롭(F2)에 제공됨에 따라 플립플롭(F2)이 FIFO 쓰기 인가 신호(FWE2)를 FIFO(34)에 인가하지 않음으로써, FIFO(34)는 제 1 전송부(30)로부터 더이상의 데이터(Data3)를 받지 않는다.
FIFO(34)가 제공하는 FF 신호가 기설정된 일정 뎁스에 도달할 경우 제어부(32)는 인터럽트(INT2)를 발생시킨다. 예로, 뎁스 512인 FIFO(34)의 경우 512 뎁스 용량이 되는 시점에서 4 뎁스 용량의 데이터가 발생하면 FIFO(34)는 1 뎁스의 데이터는 저장하지만 나머지 3 뎁스의 데이터는 저장하지 못하고 유실되며, 인터럽트(INT2)가 제 1 전송부(30)로 발생되어 더이상 FIFO(34)에 데이터가 전송되지 않는다.
따라서, 이와 같은 종래의 기술에 있어서는 AF 신호를 이용하는 경우 FIFO(14)의 최대 용량을 사용할 수 없다. FF 신호를 사용하는 경우에는 버스트 사이클이 발생하면 진행 중인 버스트 사이클 중에 FIFO(34)의 뎁스가 꽉차서 진행 중에 있는 버스트 사이클중 아직 실행되지 않은 버스트 사이클의 데이터(Data3, Data4)에 대해서 유실이 발생할 우려가 있는 결점이 있다.
본 발명은 상술한 종래 기술의 결점을 해결하기 위하여 안출한 것으로, FIFO를 이용하여 데이터 전송시 FIFO로 전송하는 속도가 FIFO로부터 수신되는 속도보다 빠른 경우 전송부에서 일시 대기하도록하여 데이터 유실없이 데이터를 전송하는 카운터를 이용한 데이터 전송 장치를 제공하는 데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은, 카운터를 이용한 데이터 전송 장치에 있어서: 각각 제공되는 데이터를 각각 전송하는 제 1, 제 2 전송부; 각각 제공되는 데이터를 각각 저장하는 제 1, 제 2 메모리 및 메모리 제어부; 양방향으로 선입선출하여 상기 제 1 전송부와 상기 제 2 메모리 및 메모리 제어부간의 데이터 통신 및 상기 제 2 전송부와 상기 제 1 메모리 및 메모리 제어부간의 데이터 통신을 제어하는 FIFO; 상기 FIFO의 동작을 제어하고 상기 제 1, 제 2 전송부와 상기 제 1, 제 2 메모리 및 메모리 제어부간의 일대일 직접 통신을 각각 제어하는 제어부를 포함하는 것을 특징으로 한다.
도 1은 종래의 기술에 따른 데이터 전송 장치의 일 실시예를 나타낸 블록도,
도 2는 도 1에 도시된 제어부의 일 실시예를 나타낸 회로도,
도 3은 종래의 기술에 따른 데이터 전송 장치의 다른 실시예를 나타낸 블록도,
도 4는 도 3에 도시된 제어부의 일 실시예를 나타낸 회로도,
도 5는 본 발명에 따른 카운터를 이용한 데이터 전송 장치의 일 실시예를 나타낸 블록도,
도 6은 도 5에 도시된 제어부의 일 실시예를 나타낸 회로도.
＜도면의 주요부분에 대한 부호의 설명＞
100, 140 : 제 1, 제 2 전송부
110 : 제어부 120 : FIFO
130, 150 : 제 1, 제 2 메모리 및 메모리 제어부
122 : 증/감 카운터 124 : 비교부
126 : FIFO 제어부 128 : 인터럽트 제어부
본 발명의 상기 및 기타 목적과 여러 가지 장점은 첨부된 도면을 참조하여 하기에 기술되는 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.
도 5는 본 발명에 따른 카운터를 이용한 데이터 전송 장치의 일 실시예를 나타낸 블록도로, 제 1, 제 2 전송부(100, 140), 제어부(110), FIFO(120), 및 제 1, 제 2 메모리 및 메모리 제어부(130, 150)로 구성된다.
동 도면에 있어서, 제 1 전송부(100)는 데이터(Data5)를 제 1, 제 2 메모리 및 메모리 제어부(130, 150)로 어드레스(Addr5)와 함께 전송한다. 또한, 제 1 메모리 및 메모리 제어부(130)로부터 제어부(110)의 제어에 따라 데이터(Data5)를 전송받기도 한다.
제 2 전송부(140)는 데이터(Data6)를 제 1, 제 2 메모리 및 메모리 제어부(130, 150)로 어드레스(Addr6)와 함께 전송한다. 또한, 제 1 메모리 및 메모리 제어부(130)로부터 제어부(110)의 제어에 따라 데이터(Data6)를 전송받기도 한다.
제어부(110)는 FIFO(120)의 상태를 점검하고 FIFO(120)를 제어하며 각각의 제 1, 제 2 전송부(100, 140)와 각각의 제 1, 제 2 메모리 및 메모리 제어부(130, 150)간의 데이터 전송을 제어한다.
FIFO(120)는 제어부(110)의 제어에 의하여 각각의 제 1, 제 2 메모리 및 메모리 제어부(130, 150)로 데이터를 전송한다. 또한, 각각의 제 1, 제 2 메모리 및 메모리 제어부(130, 150)에서 데이터를 수신하여 해당 상위 제 1, 제 2 전송부(100, 140)로 데이터를 송신하는 역할을 한다. 각각의 제 1, 제 2 전송부(100, 140)와 제 1, 제 2 메모리 및 메모리 제어부(130, 150)간의 데이터 전송 속도 차이를 보상하여 각각의 제 1, 제 2 전송부(100, 140)와 각각의 제 1, 제 2 메모리 및 메모리 제어부(130, 150) 사이에서 충돌을 방지하는 역할을 한다.
각각의 제 1, 제 2 메모리 및 메모리 제어부(130, 150)는 각각의 제 1, 제 2 전송부(100, 140)에서 데이터를 직접 또는 FIFO(120)를 통하여 수신한다.
만약 제 1 전송부(100)에서 데이터를 필요로 하는 경우 FIFO(120)를 통하지 않고 직접 제 1 메모리 및 메모리 제어부(130)에서 데이터를 제공받는다. 제 2 전송부(140)에서 데이터를 필요로 하는 경우에도 FIFO(120)를 통하지 않고 제 2 메모리 및 메모리 제어부(150)에서 데이터를 직접 제공받는다.
도 6은 도 5에 도시된 제어부(110)의 일 실시예를 나타낸 회로도로, 버퍼-인버터(I7), 증/감 카운터(122), 비교부(124), FIFO 제어부(126), 및 인터럽트 제어부(128)로 구성된다. FIFO 제어부(126)는 버퍼-인버터(I8, I9) 및 NAND 게이트(N3)를 구비한다. 인터럽트 제어부(128)는 버퍼-인버터(I10, I11, I12, I13) 및 NAND 게이트(N4)를 구비한다.
동 도면에 있어서, 증/감 카운터(122)는 정보(EF(Empty Frag), FWE3를 수신하여 FIFO(120)의 뎁스가 비어있음을 알리는 신호(EF)를 발생시킨다. 증/감 카운터(122)는 FIFO(120)에 데이터를 쓰는 경우 FIFO 쓰기 싸이클(FWE3)이 제어부(110)에서 발생 하였는가를 감지하여 FIFO 쓰기 사이클(FWE3)이 발생한 경우면, 증/감 카운터(122)의 카운트 값을 증가시킨다.
증/감 카운터(122)는 FIFO 읽기 싸이클(FRD, FIFO Read)이 제어부(110)에서 발생 하였는가를 감지하여 FIFO 읽기 사이클(FRD)이 발생한 경우면, 증/감 카운터(122)의 카운트 값을 감소시킨다.
그리고, 비교부(124)에서는 각각의 전송부(100, 140)에서 쓰기 신호가 인가되면, 기 설정된 값을 가지고 증/감 카운터(122)에서 입력된 값과 기설정된 값을 비교하여 양의 값이면 하이로, 음의 값이면 로우로 출력한다.
상술한 기설정된 값의 예를 들면, "512-4"의 값으로 준다. 여기서, 512는 FIFO(120)의 뎁스의 길이이고, 4는 FIFO(120)에 4 뎁스의 용량이 남은 경우에 인터럽트를 발생시키기 위하여 설정한 값이다.
즉, 508의 뎁스를 채운경우에, 비교부(124)에서 기 설정된 값에서 증/감 카운터(122)에서 출력되는 신호를 비교하여 두 개의 NAND 게이트(N3, N4)로 출력되는 신호가 로우가 발생하면, FIFO(120)로 입력되는 NAND 게이트(N3)를 통과한 FIFO 쓰기 값(FWE3)이 하이로 출력되어 FIFO(120)에 쓰기 금지로 되도록한다.
그리고, 제 1 전송부(100)에서 제 2 메모리 및 메모리 제어부(150)로 데이터 전송하는 경우로 생각하면, 비교부(124)에서 로우로 출력된 신호가 쓰고 읽기 신호(RW5) 및 전송 인증 신호(TA5)와 함께 각각 버퍼(I10) 및 버퍼-인버터(I11, I12)를 거친 신호는 해당 전송부(100, 140)로 입력되는 NAND 게이트(N4)를 통과하여 하이로 출력되도록하여 하이로 출력된 신호가 다시 버퍼-인버터(I13)를 통과하여 로우로 출력되어 인터럽트가 걸려서 제 1 전송부(100)에서 더이상 데이터를 FIFO(120)로 전송하지 않도록 한다.
그리고, 비교부(124)에서 양의 값이 발생하면 하이 신호를 발생시켜 쓰고 읽기 신호(RW3)와 전송 인증 신호(TA5)가 FIFO(120)로 입력되는 NAND 게이트(N3)를 통과하여 쓰기 신호(RW5)가 FIFO(120)로 로우로 입력되도록하여 데이터를 FIFO(120)에 쓰도록 하며, 비교부(124)에서 하이로 출력된 신호가 쓰고 읽기 신호(RW5)와 전송 인증 신호(TA5)와 함께 각각 버퍼(I10) 및 버퍼-인버터(I10, I11, I12)를 거친 신호는 제 1 전송부(100)로 입력되는 NAND 게이트(N4)를 통과하여 로우로 출력되도록 하며, 다시 버퍼-인버터(I13)를 통과하여 하이로 출력되어 제 1 전송부(100)가 인터럽트가 걸리지 않도하여 제 1 전송부(100)에서 인터럽트가 걸리기 전까지 데이터(Data1) 를 FIFO(120)에 쓰도록 한다.
역으로, 제 2 전송부(140)에서 제 1 메모리 및 메모리 제어부(130)로 데이터 전송하는 경우로 생각하면, 비교부(124)에서 로우로 출력된 신호가 쓰고 읽기 신호(RW6) 및 전송 인증 신호(TA6)와 함께 각각 버퍼(I10) 및 버퍼-인버터(I11, I12)를 거친 신호는 해당 전송부(100, 140)로 입력되는 NAND 게이트(N4)를 통과하여 하이로 출력되도록하여 하이로 출력된 신호가 다시 버퍼-인버터(I13)를 통과하여 로우로 출력되어 인터럽트가 걸려서 제 1 전송부(100)에서 더이상 데이터를 FIFO(120)로 전송하지 않도록한다.
그리고, 비교부(124)에서 양의 값이 발생하면 하이 신호를 발생시켜 쓰고 읽기 신호(RW6)와 전송 인증 신호(TA6)가 FIFO(120)로 입력되는 NAND 게이트(N3)를 통과하여 쓰기 신호(RW6)가 FIFO(120)로 로우로 입력되도록하여 데이터를 FIFO(120)에 쓰도록 하며, 비교부(124)에서 하이로 출력된 신호가 쓰고 읽기 신호(RW6)와 전송 인증 신호(TA6)와 함께 각각 버퍼(I10) 및 버퍼-인버터(I11, I12)를 거친 신호는 해당 전송부(100, 140)로 입력되는 NAND 게이트(N4)를 통과하여 로우로 출력되도록 하며, 다시 버퍼-인버터(I13)를 통과하여 하이로 출력되어 인터럽트가 걸리지 않도록하여 제 2 전송부(140)에서 인터럽트가 걸리기 전까지 데이터(Data2)를 FIFO(120)에 쓰도록 한다.
한편, FIFO 제어부(126)는 2 개의 버퍼-인버터(I8, I9)와 하나의 NAND 게이트(N3)로 구성되며, 비교부(124)에서 입력된 값과 읽고 쓰기 값(RW5, RW6) 및 전송 인증(TA5, TA6)신호를 이용하여 FIFO(120)에 쓰기를 제어한다.
그리고, 인터럽트 제어부(128)는 한 개의 버퍼(I10) 및 2 개의 버퍼-인버터(I11, I12)와 NAND 게이트(N4)로 구성되며, 비교부(124)의 결과 값이 로우 값이고 해당 전송부(100, 140)에서 데이터의 전송이 발생하면 해당 데이터를 전송하던 전송부(100, 140)에서는 다음 사이클이 진행되지 않도록 하기 위한 인터럽트(INT3)를 발생시킨다.
위의 동작을 반복하면서 데이터를 전송한다.
특정 장치와 관련하여 본 발명의 원리를 전술하였는데, 이러한 기술된 바는 단지 예시에 불과하며, 첨부된 특허 청구 범위에서 기술된 바와 같은 본 발명의 기술 사상에 한정되는 것은 아니다.
이상 설명한 바와 같이, 본 발명에서는 여유분의 뎁스를 두었으며, 또한 여유분의 뎁스도 사용하지 않는 것이 아니고 연속된 뎁스를 가지는 버스트 사이클이 진행되는 경우에는 FIFO(120)에 남아있는 기설정된 뎁스도 사용할 수 있는 경제성이 있으며, 버스트 사이클이 진행 중인 경우 FIFO가 꽉차는 경우가 발생하더라도 나머지 여유분의 뎁스를 이용하여 데이터를 저장 함으로서 데이터의 전송 유실을 방지하여 시스템의 경제성 및 안정성을 높이는 효과가 있다.

Claims (9)

  1. 카운터를 이용한 데이터 전송 장치에 있어서:
    각각 제공되는 데이터를 각각 전송하는 제 1, 제 2 전송부;
    각각 제공되는 데이터를 각각 저장하는 제 1, 제 2 메모리 및 메모리 제어부;
    양방향으로 선입선출하여 상기 제 1 전송부와 상기 제 2 메모리 및 메모리 제어부간의 데이터 통신 및 상기 제 2 전송부와 상기 제 1 메모리 및 메모리 제어부간의 데이터 통신을 제어하는 FIFO;
    상기 FIFO의 동작을 제어하고 상기 제 1, 제 2 전송부와 상기 제 1, 제 2 메모리 및 메모리 제어부간의 일대일 직접 통신을 각각 제어하는 제어부를 포함하는 카운터를 이용한 데이터 전송 장치.
  2. 제 1 항에 있어서,
    상기 제어부(110)는, FIFO 쓰기 신호에 따라 카운트를 증/감하는 증/감 카운터;
    쓰기 신호가 발생하면, 상기 증/감 카운터의 출력과 상기 FIFO의 공간을 사용하기 위하여 기설정된 값을 비교하여 양(+)의 값이 발생하면 하이 신호를 음(-)의 값이 발생하면 로우의 신호를 발생하는 비교부;
    상기 비교부의 비교결과, 읽고 쓰기 값, 및 전송 인증 신호에 대응하여 상기 FIFO에 쓰기를 제어하는 FIFO 제어부;
    상기 비교부의 결과 값이 로우 값이고 상기 제 1 전송부 또는 상기 제 2 전송부에서 데이터의 전송이 발생하면 상기 제 1 전송부 또는 상기 제 2 전송부에서 다음 사이클이 진행되지 않도록 하는 인터럽트 제어부를 구비하는 것을 특징으로 하는 카운터를 이용한 데이터 전송 장치.
  3. 제 2 항에 있어서,
    상기 비교부의 기설정된 값은 "상기 FIFO 뎁스의 길이-4"로 하는 것을 특징으로 하는 카운터를 이용한 데이터 전송 장치.
  4. 제 2 항에 있어서,
    상기 비교부는 기설정된 값에서 상기 증/감 카운터에서 출력되는 신호를 비교하여 상기 FIFO 제어부 및 상기 인터럽트 제어부로 입력되는 신호가 로우 신호일 경우 상기 FIFO에 쓰기 금지되도록 하는 것을 특징으로 하는 카운터를 이용한 데이터 전송 장치.
  5. 제 2 항에 있어서,
    상기 비교부는 기설정된 값에서 상기 증/감 카운터에서 출력되는 신호를 비교하여 하이 신호가 발생하면 상기 제 1, 제 2 전송부가 인터럽트가 걸리지 않도록하여 상기 제 1, 제 2 전송부에서 인터럽트가 걸리기 전까지 데이터를 상기 FIFO에 쓰도록 하는 것을 특징으로 하는 카운터를 이용한 데이터 전송 장치.
  6. 제 2 항에 있어서,
    상기 FIFO 제어부는 입력측에 2 개의 버퍼-인버터와 출력측에 하나의 NAND 게이트로 구성되는 것을 특징으로 하는 카운터를 이용한 데이터 전송 장치.
  7. 제 2 항에 있어서,
    상기 FIFO 제어부는 상기 비교부에서 입력된 값과 읽고 쓰기 값(RW5, RW6) 및 전송 인증(TA5, TA6)신호를 이용하여 상기 FIFO에 쓰기를 제어하는 것을 특징으로 하는 카운터를 이용한 데이터 전송 장치.
  8. 제 2 항에 있어서,
    상기 인터럽트 제어부는 입력측에 한 개의 버퍼 및 2 개의 버퍼-인버터를 구비하고 출력측에 NAND 게이트로 구성되는 것을 특징으로 하는 카운터를 이용한 데이터 전송 장치.
  9. 제 2 항에 있어서,
    상기 인터럽트 제어부가 상기 비교부의 비교결과 값과 상기 해당 제 1, 제 2 전송부에서 데이터의 전송이 발생하면 상기 제 1, 제 2 전송부에서는 다음 사이클을 진행시키지 않도록 하기 위한 인터럽트(INT3)를 발생시키는 것을 특징으로 하는 카운터를 이용한 데이터 전송 장치.
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