KR100268184B1 - 반도체 소자의 에스램 셀 제조 방법. - Google Patents
반도체 소자의 에스램 셀 제조 방법. Download PDFInfo
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 보틈 게이트 TFT를 이용한 SRAM 셀 제조 방법에 관한 것으로, 특히 TFT 채널 부분의 전원 전압 드롭 현상을 방지하기 위한 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
보틈 게이트 TFT를 이용한 SRAM 셀의 제조시, TFT의 소오스와 드레인 지역이 매우 얇기 때문에 저항이 커지고 따라서 전원 전압 드롭 현상이 발생하여 소자의 특성을 저하시키는 문제점이 나타남.
3. 발명의 해결 방법의 요지
보틈 게이트 TFT를 이용한 SRAM 셀의 제조 공정시, TFT의 소오스와 드레인 지역에 폴리실리콘을 한층 더 증착하여 두께를 증가시켜 이 부분의 저항이 감소되도록 함으로써 전원 전압 드롭 현상을 방지함.
4. 발명의 중요한 용도
반도체 소자의 보틈 게이트 TFT를 이용한 SRAM 셀의 제조 공정.
Description
본 발명은 반도체 소자의 보틈 게이트(bottom gate) 티에프티(Thin Film Transistor ; 이하 TFT라 칭함)를 이용한 에스램(Static Random Access Memory ; 이하 SRAM이라 칭함) 셀(cell) 제조 방법에 관한 것으로, 특히 TFT 채널(channel) 부분의 전원 전압 드롭(Vccpower drop) 현상을 방지하기 위한 방법에 관한 것이다.
보틈 게이트 TFT를 이용한 SRAM 셀의 제조시, TFT의 소오스(source)와 드레인(drain) 지역은 매우 얇기 때문에 저항이 커지게 되고, 따라서 전원 전압 드롭 현상이 발생하여 소자의 특성을 저하시키는 문제점이 나타난다.
도면을 참조하여 상세히 설명하면, 도 1(a)는 보틈 게이트 TFT를 이용한 SRAM 셀 회로도이고, 도 1(b)는 도 1(a)의 TFT 단면도이다.
도 1(b)에 도시된 것과 같이, TFT는 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(11) 상부에 절연막(12)을 형성하고, 폴리실리콘(polysilicon) 증착에 의한 TFT 게이트 전극(13)을 형성한다. TFT 게이트 전극(13)을 포함하는 전체 구조 상부에 TFT 게이트 산화막(14) 및 비정질(amorphous) 폴리실리콘을 순차로 증착한 후, 비정질 폴리실리콘의 SPG(Solid Phase Growth) 공정을 통하여 TFT 소오스(15), TFT 드레인(16) 및 TFT 채널(17)을 형성한다. 그러나 이와 같이 형성된 TFT 소오스(15) 및 TFT 드레인(16)은 그 두께가 매우 얇기 때문에 수 천 옴(Ω) 이상의 큰 저항을 나타낸다.
위와 같이 제조된 TFT를 이용한 SRAM 셀은 도 1(a)에 도시된 것과 같다. 도면에 도시된 것과 같이, SRAM 셀은 비트라인(bit line ; 1)으로 사용되는 칼럼(column)과 워드라인(word line)으로 사용되는 로우(row)로 구성되어 있다. 도면 부호 2는 워드라인 트랜지스터이고, 도면 부호 3은 TFT로 구성된 풀 업(pull up) 트랜지스터, 도면 부호 4는 풀 다운(pull down), 즉 드라이브 트랜지스터이며, A는 노드 콘택(node contact) 이다. 일반적으로 전원 전압(Vcc) 라인(5)은 128 칼럼마다 전원 전압 픽업(Vccpick up ; 도시 안됨)이 구성되어 있다.
도 1(b)는 도 1(a)에서 사용되는 TFT(3)를 도시한 단면도로써, TFT 소오스(15)가 SRAM 셀의 전원 전압 라인(5)과 같이 사용되고 있다. 그런데 위와 같은 방법으로 제조된 TFT 소오스(15)는 매우 얇기 때문에 저항이 매우 크고, 전원 전압 픽업에서 멀리 있는 칼럼일수록 전원 전압(Vcc) 특성이 나빠지는 경향을 가지고 있다. 즉, 전원 전압 픽업에서 멀어질수록 전원 전압 드롭(Vccvoltage drop)에 의한 제품 특성의 저하를 초래한다.
위와 같은 문제점을 해결하기 위한 방법으로는 첫째, 전원 전압 픽업을 보다 많이 구성하는 방법이 있으나, 이 방법은 전원 전압 픽업의 증가로 인한 소자 크기의 증가로, 생산성 감소가 우려된다. 두 번째 방법은, 전원 전압 라인(5)으로 사용되는 부분의 저항을 낮추어 주는 방법이 있다. 저항을 낮추어 주기 위해서는 이 부분의 두께를 증가시켜 주어야 하는데, 이를 위하여 폴리실리콘층을 두껍게 증착하여 TFT 소오스(15), TFT 드래인(16) 및 TFT 채널(17)을 형성할 경우, TFT 채널(17)의 두께 증가로 인한 오프 커런트(off current) 증가로 입출력 전류비율(Ion/Ioffratio)이 감소하기 때문에 TFT(3) 특성이 저하된다. 그러므로, TFT 채널(17)의 두께는 그대로 유지하고, 전원 전압 라인으로 사용되는 TFT 소오스(15) 및 TFT 드레인(16) 지역의 두께만을 증가시켜 저항을 감소시키는 방법을 제안하고자 한다.
본 발명은 위와 같은 문제점을 해결하여, TFT 소오스 및 TFT 드레인의 저항을 감소시켜 전원 전압 드롭 현상을 방지하는 SRAM 소자를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 에스램 셀 제조 방법은, 셀이 형성된 반도체 기판 상에 워드라인 트랜지스터와 드라이브 트랜지스터를 형성한 후, 전체 구조 상에 절연막을 형성하는 단계와, 상기 절연막의 선택된 부분을 식각하여 상기 워드라인 트랜지스터의 소오스 부분과 상기 드라이브 트랜지스터의 게이트 부분이 노출되는 노드 콘택 홀을 형성하는 단계와, 제 1 전도층 증착 후 패터닝하여 상기 절연막 상에 TFT 게이트를 형성하고 동시에 상기 노드 콘택 홀 부분에 제 1 전도층을 남기는 단계와, TFT 게이트 산화막을 형성한 후, 제 2 전도층 증착 및 패터닝 공정으로 전원 전압 라인을 형성함과 동시에 상기 노드 콘택 홀 부분의 상기 제 1 전도층 상에 제 2 전도층을 남기는 단계와, 상기 전원 전압 라인 및 상기 노드 콘택 홀 부분의 제 2 전도층에 각각 연결되도록 TFT 채널용 비정질 폴리실리콘층을 증착하고 결정화 시킨 후 선택된 영역에 불순물 이온을 주입하여, TFT를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a)는 보틈 게이트 TFT를 이용한 SRAM 셀 회로도.
도 1(b)는 도 1(a)의 TFT 단면도.
도 2는 본 발명에 따른 SRAM 셀의 실시 예를 설명하기 위해 도시한 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
1 : 비트 라인 2 : 워드라인 트랜지스터
3 : TFT 4 : 트랜지스터
5 : 전원 전압(Vcc) 11 및 21 : 기판
12 및 22 : 절연막 13 및 23 : TFT 게이트 전극
14 및 25 : TFT 게이트 산화막 15 및 27A : TFT 소오스
16 및 27C : TFT 드레인 17 및 27B : TFT 채널
24 : 제 1 폴리실리콘층 26A 및 26B : 제 2 폴리실리콘층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 SRAM 셀의 실시 예를 설명하기 위해 도시한 단면도이다.
도면에 도시된 것과 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(21) 상부에 종래의 기술과 같이 절연막(22)을 증착하고, 선택된 영역에 노드 콘택 홀(node contact hole)을 형성한다. 여기서 노드 콘택 홀은 도 1(a)의 A부분으로, SRAM 셀을 형성하기 위하여 TFT 드레인(27C)과 워드라인 트랜지스터 및 드라이브 트랜지스터를 전기적으로 접속하는 부분이다. 절연막(22) 상부의 선택된 영역에 TFT 게이트 전극(23)을 형성하고, 노드 콘택 홀에 제 1 폴리실리콘층(24)을 증착하여 노드 콘택을 형성한다. 다음으로 TFT 게이트 전극(23)을 포함하는 절연막(22) 상부에 TFT 게이트 산화막(25)을 형성한다. TFT 게이트 산화막(25)은 780 ℃ ∼ 800 ℃의 온도에서 300 Å ∼ 1000 Å의 두께로 형성한다.
다음 공정은 본 발명의 목적과 같이 TFT 소오스의 전원 전압 라인 영역 및 노드 콘택과 연결되는 TFT 드레인 지역의 저항을 감소시키 위하여, TFT 소오스(27A)의 전원 전압 라인 영역 및 TFT 드레인(27C)의 노드 콘택 영역(A)에 제 2 폴리실리콘층(26A 및 26B)을 형성한다. 제 2 폴리실리콘층(26A 및 26B)은 저압화학기상증착법(LPCVD)을 이용하여 500 Å ∼ 1000 Å의 두께로 형성하고, 도체화 시키기 위하여 불순물로 인(P31) 또는 비소(As75) 이온을 주입한 후, 이온 주입 공정으로 인한 TFT 게이트 산화막(25) 표면의 불순물 세정을 위하여 불산(HF) 또는 비오이(BOE) 용액을 이용한 습식 세정(wet cleaning) 공정을 실시한다. 이 때 세정 공정을 통하여 TFT 게이트 산화막(25) 표면의 불순물이 완전히 제거되어 TFT 게이트 산화막(25)의 질이 향상되도록 하기 위하여, TFT 게이트 산화막(25)이 약 100 Å정도 식각되도록 한다.
TFT 게이트 전극(23) 상부에 TFT의 소오스, 드레인 및 채널을 형성하기 위하여, 종래의 기술에서와 같은 방법으로 전체 구조 상부에 비정질 폴리실리콘을 증착한다. 비정질 폴리실리콘은 460 ℃ ∼ 510 ℃ 온도 영역의 사일렌(SiH4) 가스 또는 디클로로사일렌(Si2H6) 가스를 이용하여 저압화학기상증착법(LPCVD)으로 300 Å ∼ 1000 Å 두께가 되도록 증착한다. 이 후 증착된 비정질 폴리실리콘을 결정화 시키는 공정을 실시하는데, 결정화 방법은 SPG(Solid Phase Growth) 방법으로써, 600 ℃ ∼ 650 ℃의 온도 영역의 질소(N2), 수소(H2) 및 불소(F2) 중 어느 하나를 이용한 가스 분위기에서 4 ∼ 10 시간 열처리 한다. 이 방법은 폴리실리콘의 단결정에 가까운 결정화를 얻기 위함이다.
다음으로 감광막 마스크를 이용한 이온 주입 공정을 실시하여, TFT의 소오스(27A), TFT 드레인(27C) 및 TFT 채널(27B)을 형성한다. 이 때 주입되는 이온은 BF2또는 P31이다.
이와 같은 공정으로 형성된 SRAM 셀은, 종래의 기술에 의한 SRAM 셀의 전원 전압 라인으로 사용되는 TFT 소오스 영역 및 TFT 드레인과 연결되는 노드 콘택 영역에 제 2 폴리실리콘층(26A 및 26B)을 추가로 증착하여 두께를 증가 시킴으로써 저항이 감소되도록 하였다. 이와 같은 방법은 SRAM 셀의 TFT 뿐만이 아니라 전원 전압 픽업 영역 및 전원 전압 픽업 영역과 접속되는 금속 콘택 영역에도 적용하여, 전원 전압 픽업에서의 낮은 콘택 저항을 형성할 수 있다.
상술한 바와 같이 본 발명에 의하면, SRAM 셀의 전원 전압 라인으로 사용되는 TFT의 소오스 영역은 얇고 길기 때문에 높은 저항에 의한 전원 전압 드롭 현상을 야기 시킨다. 따라서 이로 인한 소자의 오동작 및 특성 저하가 우려되나, 본 발명에서는 도체화된 폴리실리콘으로 두께를 증가시켜 이러한 문제점을 해결하였다. 또한 노드 콘택 영역에서도 전압의 드롭 현상을 막아주는 구조로 되어 있어 낮은 파워(low power) 특성 문제를 해결할 수 있는 탁월한 효과가 있다.
Claims (10)
- 셀이 형성된 반도체 기판 상에 워드라인 트랜지스터와 드라이브 트랜지스터를 형성한 후, 전체 구조 상에 절연막을 형성하는 단계와,상기 절연막의 선택된 부분을 식각하여 상기 워드라인 트랜지스터의 소오스 부분과 상기 드라이브 트랜지스터의 게이트 부분이 노출되는 노드 콘택 홀을 형성하는 단계와,제 1 전도층 증착 후 패터닝하여 상기 절연막 상에 TFT 게이트를 형성하고 동시에 상기 노드 콘택 홀 부분에 제 1 전도층을 남기는 단계와,TFT 게이트 산화막을 형성한 후, 제 2 전도층 증착 및 패터닝 공정으로 전원 전압 라인을 형성함과 동시에 상기 노드 콘택 홀 부분의 상기 제 1 전도층 상에 제 2 전도층을 남기는 단계와,상기 전원 전압 라인 및 상기 노드 콘택 홀 부분의 제 2 전도층에 각각 연결되도록 TFT 채널용 비정질 폴리실리콘층을 증착하고 결정화 시킨 후 선택된 영역에 불순물 이온을 주입하여, TFT를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 에스램 셀 제조 방법.
- 제 1 항에 있어서,상기 TFT 게이트 산화막은 300 Å 내지 1000 Å의 두께로 증착된 것을 특징으로 하는 반도체 소자의 에스램 셀 제조 방법.
- 제 1 항에 있어서,상기 제 2 전도층은 폴리실리콘층으로 500 Å 내지 1000 Å의 두께로 증착된 것을 특징으로 하는 반도체 소자의 에스램 셀 제조 방법.
- 제 1 항에 있어서,상기 제 2 전도층의 선택된 영역에 불순물 이온을 주입하는 것은 인(P31) 또는 비소(As75) 중 어느 하나의 이온이 주입된 것을 특징으로 하는 반도체 소자의 에스램 셀 제조 방법.
- 제 1 항에 있어서,상기 TFT 게이트 산화막은 상기 제 2 전도층의 증착 후 습식 세정 을 실시하되, TFT 게이트 산화막이 100 Å 이상 식각되도록 실시하는 것을 특징으로 하는 반도체 소자의 에스램 셀 제조 방법.
- 제 5 항에 있어서,상기 습식 세정은 불산 및 비오이 용액중 어느 하나를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 에스램 셀 제조 방법.
- 제 1 항에 있어서,상기 비정질 폴리실리콘은 460 ℃ 내지 510 ℃ 온도 영역에서 300 Å 내지 1000 Å의 두께로 증착된 것을 특징으로 하는 반도체 소자의 에스램 셀 제조 방법.
- 제 1 항에 있어서,상기 비정질 폴리실리콘의 결정화는 600 ℃ 내지 650 ℃ 온도 영역에서 4 내지 10 시간 열처리 하는 것을 특징으로 하는 반도체 소자의 에스램 셀 제조 방법.
- 제 1 항에 있어서,상기 비정질 폴리실리콘의 결정화는 질소, 수소 및 불소 중 어느 하나의 가스 분위기에서 실시되는 것을 특징으로 하는 반도체 소자의 에스램 셀 제조 방법.
- 제 1 항에 있어서,상기 불순물 이온은 BF2및 P31중 어느 하나인 것을 특징으로 하는 반도체 소자의 티에프티를 이용한 에스램 셀 제조 방법.
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