KR100268094B1

KR100268094B1 - 메모리 테스트 장치

Info

Publication number: KR100268094B1
Application number: KR1019920024006A
Authority: KR
Inventors: 김대환; 주식회사 삼성전자
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1992-12-11
Filing date: 1992-12-11
Publication date: 2000-10-16
Also published as: KR940016281A

Abstract

별도로 제작하여 메모리 소자를 테스트할 뿐만 아니라 메모리 칩내에 테스트회로를 내장시켜 고가의 테스트 장비를 사용하지 않고 메모리가 자체테스트를 수행할 수 있도록 하며, 메모리 내에서 여러 비트를 동시에 테스트하는 병렬테스트가 가능하도록 하여 빠른 시간내에 테스트가 수행되도록 하여 테스트 비용 절감을 얻을 수 있도록 하기 위하여; 시작신호와 클럭신호의 입력에 따라 테스트 동작을 시작하여 모든 테스트 과정을 제어하기 위한 제어신호를 출력하여 테스트 동작을 제어하는 제어부와, 상기 제어부와 연결되어 인가되는 제어신호에 DRAM의 동작에 필요한 각종 기준신호를 발생하고 인가되는 쇼트/롱신호에 따라 해당하는 주기에 대한 시간정보를 담은 신호를 만들기 위한 기준신호 발생부와, 상기 제어부와 연결되어 인가되는 각종 제어신호에 따라 테스트 도중에 필요한 메모리 셀의 어드레스를 생성할 수 있도록 하는 어드레스 발생부와, 제어부의 각종 제어신호에 따라 어드레스 신호 발생부에서 발생된 어드레스에 필요한 데이타 값이나 어드레스에 기대되는 데이타 값을 생성시키기 위한 데이타 신호 발생부와, 제어부와 연결되어 테스트한 값과 상기 데이타 발생부에서 발생된 데이타를 비교하여 에러의 유무를 표시할 수 있도록 하는 비교부와, 인가되는 리프레시 시작신호에 따라 테스트 동작을 정지시킬 수 있도록 하고 리프레시 동작에 필요한 여러가지 제어신호를 출력시킬 수 있도록 하는 리프레시부 이루어져 있는 메모리 테스트 장치에 관한 것.

Description

메모리 테스트 장치

제1도는 이 발명의 실시예에 따른 메모리 테스트 장치의 블럭도이고,

제2도의 (a)∼(c)는 이 발명의 실시예에 따른 제어부의 상세 회로도이고,

제3도의 (a),(b)는 이 발명의 실시예에 따른 기준신호 발생부의 상세 회로도이고,

제4도는 이 발명의 실시예에 따른 어드레스 발생부의 상세 회로도이고,

제5도는 이 발명의 실시예에 따른 데이타 발생부의 상세 회로도이고,

제6도는 이 발명의 실시예에 따른 비교부의 상세 회로도이고,

제7도는 이 발명의 실시예에 따른 리프레시부의 상세 회로도이고,

제8도의 (a),(b)는 이 발명의 실시예에 따른 동작 타이밍도이다.

이 발명은 메모리(Memory)소자를 테스트할 수 있는 메모리 테스트 장치에 관한 것으로서, 특히, 여러 비트(bit)를 동시에 테스트(test)할 수 있는 병렬 테스트 회로를 별도로 제작하여 메모리 소자를 테스트할 뿐만 아니라 메모리 칩(Memory Chip)내에 내장시켜 별도의 메모리 테스트 장비를 이용하지 않고 간단하고 신속한 메모리 테스트를 수행할 수 있도록 하기 위한 메모리 테스트 장치에 관한 것이다.

일반적으로 메모리 소자는 계속되는 설계 및 제조기술의 발달로 매년마다 대용량의 메모리 소자가 개발되어 양산되고 있고 계속적인 관련 공정기술과 공정장비의 발전에 따라 곧바로 256M비트와 1G비트급의 초대용량 DRAM(Dynamic Random Access Memory)의 개발 가능성이 현실화되고 있다.

그러나 이러한 메모리 제품이 시장에서 가격경쟁을 이기며 적절한 이윤을 보장받기 위하여, 먼저 해결해야 할 문제중에서 가장 심각한 것이 메모리 소자의 테스트 문제이다.

그러나 메모리 소자의 대용량화에 인하여 복잡하고 많은 처리시간이 소요되는 새로운 테스트 방법이나 장치가 개발되어야 하므로 메모리 테스트 시간의 증가로 의한 테스트 비용의 상승과 새로운 테스트 장치를 개발해야 하는 개발비용이 상승하고, 대용량으로 인한 집적도로 인하여 새롭게 발생되는 고장의 유행이 발생하여 정확한 메모리 테스트를 실행할 수 없으므로 제품의 신뢰성을 떨어뜨리게 된다.

그러므로 이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 별도로 제작하여 메모리 소자를 테스트할 뿐만 아니라 메모리 칩내에 테스트회로를 내장시켜 고가의 테스트 장비를 사용하지 않고 메모리가 자체 테스트를 수행할 수 있도록 하며, 메모리 내에서 여러 비트를 동시에 테스트하는 병렬 테스트가 가능하도록 하여 빠른 시간내에 테스트가 수행되도록 하여 테스트 비용 절감을 얻을 수 있도록 하기 위한 것이다.

상기한 목적을 달성하기 위한 이 발명의 구성은 시작신호와 클럭신호의 입력에 따라 테스트 동작을 시작하여 모든 테스트 과정을 제어하기 위한 제어신호를 출력하여 테스트 동작을 제어하는 제어부와, 상기 제어부와 연결되어 인가되는 제어신호에 DRAM의 동작에 필요한 각종 기준신호를 발생하고 인가되는 쇼트/롱신호에 따라 해당하는 주기에 대한 시간정보를 담은 신호를 만들기 위한 기준신호 발생부와, 상기 제어부와 연결되어 인가되는 각종 제어신호에 따라 테스트 도중에 필요한 메모리 셀(Cell)의 어드레스(Address)를 생성할 수 있도록 하는 어드레스 발생부와, 제어부의 각종 제어신호에 따라 어드레스 신호 발생부에서 발생된 어드레스에 필요한 데이타(Data) 값이나 어드레스에 기대되는 데이타 값을 생성시키기 위한 데이타 발생부와, 제어부와 연결되어 테스트한 값과 상기 데이타 발생부에서 발생된 데이타를 비교하여 에러의 유무를 표시할 수 있도록 하는 비교부와, 인가되는 리프레시(Refresh) 시작신호에 따른 테스트 동작을 정지시킬 수 있도록 하고 리프레시 동작에 필요한 여러가지 제어신호를 출력시킬 수 있도록 하는 리프레시부 이루어져 있다.

이하, 첨부된 도면을 참고로 하여 이 발명의 실시예를 상세히 설명한다. 제1도는 이 발명의 실시예에 따른 메모리 테스트 회로의 블럭도이고, 제2도의 (a)∼(c)는 이 발명의 실시예에 따른 제어부의 상세 회로도이고, 제3도의 (a)∼(b)는 이 발명의 실시예에 따른 기준신호 발생부의 상세 회로도이고, 제4도는 이 발명의 실시예에 따른 어드레스 발생부의 상세 회로도이고, 제5도는 이 발명의 실시예에 따른 데이타 발생부의 상세 회로도이고, 제6도는 이 발명의 실시예에 따른 비교부의 상세 회로도이고, 제7도는 이 발명의 실시예에 따른 리프레시부의 상세 회로도이고, 제8도의 (a)∼(b)는 이 발명의 실시예에 따른 동작 타이밍도이다.

제1도를 참고로 하여 이 발명의 전체적인 구성을 살펴보면, 시작신호(START)와 클럭신호(CK)의 입력에 따라 테스트 동작을 시작하여 모든 테스트 과정을 제어하는 제어부(1)와, 상기 제어부(1)의 각종 제어신호에 따라 DRAM의 동작에 필요한 각종 기준신호를 발생하고 인가되는 쇼트/롱신호(S/L)에 따라 해당하는 주기에 대한 시간정보를 담은 신호를 만들기 위한 기준신호 발생부(2)와, 제어부(1)의 각종 제어신호에 따라 테스트 도중에 필요한 메모리셀의 어드레스를 생성할 수 있도록 하는 어드레스 발생부(3)와, 제어부(1)의 각종 제어신호에 따라 어드레스 신호 발생부(3)에서 발생된 어드레스에 필요한 데이타 값이나 어드레스에 기대되는 데이타 값을 생성시키기 위한 데이타 발생부(4), 테스트한 값과 상기 데이타 발생부(4)에서 발생된 데이타를 비교하여 에러의 유무를 표시할 수 있도록 하는 비교부(5)와, 인가되는 리프레시 시작신호(REFST)에 따라 테스트 동작을 정지시킬 수 있도록 하고 리프레시 동작에 필요한 여러가지 제어신호를 출력시킬 수 있도록 하는 리프레시부(6)로 이루어져 있다.

제2도의 (a)∼(c)까지의 도면을 참조로 하여 제어부(1)의 구성을 살펴보면 다음과 같다.

입력단자(D)가 시작신호(START)에 연결되고 클럭단자(CLK)가 클럭신호(CK)와 연결되는 D플립플럽(D21)과, 클럭신호(CK)에 입력단자가 연결된 인버터(I21)와, 제1입력단자가 D플립플럽(D21)의 출력단자(Q)에 연결되고 제2입력단자가 인버터(I21)의 출력단자에 연결되어 제0웨이크업 제어신호(WCS0)가 출력되는 AND게이트(A21)와, 제0웨이크업 제어신호(WCS0)에 입력단자가 연결된 인버터(I22)와, 반전 출력단자(-Q)가 입력단자(D)에 연결되고 프리셋트단자(PR)에 인버터(I22)의 출력단자가 연결되고 클럭단자(CLK)에 제4웨이크업 제어신호(WCS4)가 연결되어 출력단자가 웨이크업 동작신호(WUA)를 출력하는 D플립플럽(D22)과, 입력단자가 어드레스 발생부(3)에서 출력되는 웨이크업 종료신호(WAKEUP)와 연결된 인버터(I26)와, 제1입력단자가 제0웨이크업 제어신호(WCS0)와 연결된 OR게이트(O21)로 이루어진다.

입력단자가 주기종료신호(CELL)에 연결된 인버터(I23)와, 제1입력단자가 기준신호 발생부(2)에서 출력되는 주기종료신호(CELL)에 연결된 AND게이트(A22)와, 제1입력단자가 인버터(I23)의 출력단자에 연결된 AND게이트(A23)와, 제1입력단자가 OR게이트(O21)의 출력단자에 연결된 OR게이트(O22)와, 제1입력단자가 AND게이트(A23)의 출력단자에 연결된 OR게이트(O23)와, 입력단자(D)가 OR게이트(O22)의 출력단자에 연결되고 클럭단자(CLK)가 클럭신호(CK)에 연결된 D플립플럽(D23)과, 입력단자(D)가 OR게이트(O23)의 출력단자에 연결되고 클럭단자(CLK)가 클럭신호(CK)에 연결된 D플립플럽(D24)과, 입력단자(D)가 AND게이트(A22)의 출력단자에 연결되고 클럭단자(CLK)가 클럭신호(CK)에 연결된 D플립플럽(D25)과, 제1입력단자가 D플립플럽(D23)의 클럭단자(Q)에 연결되고 제2입력단자가 인버터(I21)의 출력단자에 연결되어 제1웨이크업 제어신호(WCS1)를 출력하는 AND게이트(A24)와, 제1입력단자가 D플립플럽(D24)의 출력단자(Q)에 연결되고 제2입력단자가 인버터(I21)의 출력단자에 연결되어 제2웨이크업 제어신호(WCS2)를 출력하는 AND게이트(A25)와, 제1입력단자가 D플립플럽(D25)의 출력단자(Q)에 연결되고 제2입력단자가 인버터(I21)의 출력단자에 연결된 AND게이트(A211)와, 입력단자가 리프레시부(6)에서 출력되는 유지신호(HOLD)와 연결된 인버터(I24)와, 제1입력단자가 인버터(I24)의 출력단자와 연결되고 제2입력단자가 제1웨이크업 제어신호(WCS1)와 연결된 AND게이트(A26)와, 제1입력단자가 인버터(I24)의 출력단자에 연결되고 제2입력단자가 AND게이트(A25)의 출력단자에 연결된 AND게이트(A27)와, 제1입력단자가 제2웨이크업 제어신호(WCS2)와 연결되고 제2입력단자가 리프레시부(6)의 유지신호(HOLD)와 연결된 AND게이트(A28)와, 제1입력단자가 AND게이트(A25)의 출력단자에 연결되고 제2입력단자가 인버터(I24)의 출력단자에 연결된 AND게이트(A29)로 이루어진 블럭(21)으로 이루어져 있다.

그리고 입력단자가 제0웨이크업 제어신호(WCS0)가 연결되고 출력단자가 상기 블럭(21)의 D플립플럽(D24,D25)의 클리어단자(CL)와 연결된 인버터(I25)와, 웨이크업 종료신호(WAKEUP)에 입력단자가 연결된 인버터(I26)와, 제1입력단자가 인버터(I26)의 출력단자에 연결되고 제2입력단자가 AND게이트(A211)의 출력단자에 연결된 AND게이트(A212)와, 제1입력단자가 웨이크업 종료신호(WAKEUP)에 연결되고 제2입력단자가 AND게이트(A211)의 출력단자에 연결되고 출력단자가 OR게이트(O21)의 제2입력단자에 연결된 AND게이트(A213)와, 입력단자(D)가 AND게이트(A212)의 출력단자에 연결되고 클럭단자(CLK)가 클럭신호(CK)와 연결되고 클리어단자(CL)가 인버터(I25)의 출력단자에 연결된 D플립플럽(D26)과, 제1입력단자가 D플립플럽(D26)의 출력단자(Q)에 연결되고 제2입력단자가 인버터(I21)의 출력단자와 연결되고 제4웨이크업 제어신호(WCS4)를 출력하는 AND게이트(A214)와, 병렬테스트 결정신호(S/M)에 입력단자가 연결된 인버터(I27)와, 제1입력단자가 인버터(I27)의 출력단자에 연결되고 제2입력단자가 제4웨이크업 제어신호(WCS4)와 연결되어 병렬테스트 생략신호(PASM)를 출력하는 AND게이크(A215)와, 제1입력단자가 병렬테스트 결정신호(S/M)와 연결되고 제2입력단자가 제4웨이크업 제어신호(WCS4)와 연결된 AND게이트(A216)와, 입력단자(D)가 AND게이트(A216)의 출력단자에 연결되고 클럭단자(CLK)가 클럭신호(CK)가 연결되고 클리어단자(CL)가 인버터(I25)의 출력단자에 연결된 D플립플럽(D27)과, 제1입력단자가 D플립플럽(D27)의 출력단자(Q)에 연결되고 제2입력단자가 인버터(I21)의 출력단자에 연결되고 제0병렬 제어신호(MCSO)를 출력하는 AND게이트(A217)와, 제0병렬 제어신호(MCS0)와 주기종료신호(CELL) 및 유지신호(HOLD)가 입력되고 블럭(21)과 동일한 구성으로 이루어져 제1∼제3병렬 제어신호(MCS1∼MCS3)가 출력되는 블럭(22)로 이루어진다.

그리고 입력단자가 제0병렬 제어신호(MCS0)에 연결된 인버터(I28)와, 입력단자가 제0웨이크업 제어신호(WCS0)에 연결된 인버터(I29)와, 입력단자(D)가 반전출력단자(-Q)에 연결되고 프리셋트단자(PR)가 인버터(I28)의 출력단자에 연결되고 클럭단자(CLK)가 제3병렬 제어신호(MCS3)에 연결되고 클리어단자(CL)가 인버터(I29)의 출력단자에 연결되어 병렬 동작신호(MULAC)를 출력하는 D플립플럽(D28)으로 이루어져 있다.

그리고 제3병렬제어신호(MCS3)에 제1입력단자가 연결되고 병렬테스트 생략신호(PASM)에 제2입력단자가 연결되는 OR게이트(O24)와, 제0웨이크업 제어신호(WCS0)에 입력단자가 연결되는 인버터(I211)와, OR게이트(O24)의 출력단자에 연결단자가 연결되고 클럭신호(CK)에 클럭단자(CLK)가 연결되고 인버터(I211)의 출력단자에 클리어단자(CL)가 연결되는 D플립플럽(D29)과, 클럭신호(CK)에 입력단자가 연결되는 인버터(I212)와, D플립플럽(D29)의 출력단자(Q)에 제1입력단자가 연결되고 인버터(I212)의 출력단자에 제2입력단자가 연결되어 제0제어신호(CSO)를 출력하는 AND게이트(A218)로 이루어져 있다.

그리고 제0제어신호(CS0)에 제1입력단자가 연결되는 OR게이트(O25)와, OR게이트(O25)의 출력단자와 유지신호(HOLD) 및 주기 종료신호(CELL)가 입력되고 블럭(21)과 동일한 구조로 이루어져 제1∼제3제어신호(CS1∼CS3)를 출력하는 블럭(23)으로 이루어져 있다.

그리고 어드레스 발생부(3)에서 출력되는 패턴종료신호(CYCLE)에 입력단자가 연결되는 인버터(I213)와, 패턴종료신호(CYCLE)에 제1입력단자가 연결되고 제3제어신호(CS3)에 제2입력단자가 연결되는 AND게이트(A219)와, 인버터(I213)의 출력단자에 제1입력단자가 연결되고 제3제어신호(CS3)에 제2입력단자가 연결되고 OR게이트(O25)의 제2입력단자에 출력단자가 연결되는 AND게이트(A220)와, AND게이트(A219)의 출력단자에 입력단자(D)가 연결되고 클럭신호(CK)에 클럭단자(CLK)가 연결되고 인버터(I211)의 출력단자에 클리어단자(CL)가 연결되는 D플립플럽(D211)과, D플립플럽(D211)의 출력단자(Q)에 제1입력단자가 연결되고 인버터(I212)의 출력단자에 제2입력단자가 연결되어 제4제어신호(CS4)가 출력되는 AND게이트(A221)와, 제4제어신호(CS4)에 제1입력단자가 연결되는 OR게이트(O26)와, OR게이트(O26)의 출력단자에 입력단자(D)가 연결되고 클럭신호(CK)에 클럭단자(CLK)가 연결되고 인버터(I211)의 출력단자에 클리어 단자(CL)가 연결되는 D플립플럽(D12)과, D플립플럽(D12)의 출력단자에 제1입력단자가 연결되고 인버터(I212)의 출력단자에 제2입력단자가 연결되어 제5제어신호(CS5)가 출력되는 AND게이트(A222)로 이루어져 있다.

그리고 제5제어신호(CS5)와 주기종료신호(CELL) 및 유지신호(HOLD)가 입력되고 블럭(21)과 동일한 구조로 이루어져 제6∼제8제어신호(CS6∼CS8)를 출력하는 블럭(24)과, 제8제어신호(CS8)와 주기종료신호(CELL) 및 유지신호(HOLD)가 입력되고 블럭(21)과 동일한 구조로 이루어져 제9∼제11제어신호(CS9∼CS11)를 출력하는 블럭(25)과, 제11제어신호(CS11)와 주기종료신호(CELL) 및 유지신호(HOLD)가 입력되고 블럭(21)과 동일한 구조로 이루어져 제12∼제14제어신호(CS12∼CS14)를 출력하는 블럭(26)과, 패턴종료신호(CYCLE)에 입력단자가 연결되는 인버터(I214)와, 패턴종료신호(CYCLE)에 제1입력단자가 연결되고 제14제어신호(CS14)에 제2입력단자가 연결되고 CS14연결신호(CS14NEXT)를 출력하는 AND게이트(A223)와, 인버터(I214)의 출력단자에 제1입력단자가 연결되고 제14제어신호(CS14)에 제2입력단자가 연결되고 OR게이트(O26)의 제2입력단자에 출력단자가 연결되는 AND게이트(A224)로 이루어져 있다.

그리고 제2도의 (c)는 제0웨이크업 제어신호(WCS0)에 입력단자가 연결되는 인버터(I215)와, CS14연결신호(CS14NEXT)에 입력단자(D)가 연결되고 클럭신호(CK)에 클럭단자(CLK)가 연결되고 인버터(I215)의 출력신호에 클리어단자(CL)가 연결되는 D플립플럽(D13)과, 클럭신호(CK)에 입력단자가 연결되는 인버터(I216)와, D플립플럽(D13)의 출력단자(Q)에 제1입력단자가 연결되고 인버터(I216)의 출력단자에 제2입력단자가 연결되어 제15제어신호(CS15)를 출력하는 AND게이트(A225)와, 제15제어신호(CS15)에 제1입력단자가 연결되는 OR게이트(O27)와, OR게이트(O27)의 출력단자에 입력단자(D)가 연결되고 클럭신호(CK)에 클럭단자(CLK)가 연결되고 인버터(I215)의 출력단자에 클리어단자(CL)가 연결되는 D플립플럽(D14)과, D플립플럽(D14)의 출력단자(Q)에 제1입력단자가 연결되고 인버터(I216)의 출력단자에 제2입력단자가 연결되어 제16제어신호(CS16)신호를 출력하는 AND게이트(A226)로 이루어져 있다.

그리고 제16제어신호(CS16)와 주기종료신호(CELL) 및 유지신호(HOLD)가 입력되고 블럭(21)과 동일한 구조로 이루어져 제17∼제19제어신호(CS17∼CS19)신호를 출력하는 블럭(27)과, 제19제어신호(CS19)와 주기종료신호(CELL) 및 유지신호(HOLD)가 입력되고 블럭(21)과 동일한 구조로 이루어져 제20∼제22제어신호(CS20∼CS22)가 출력되는 블럭(28)과, 제22제어신호(CS22)와 주기종료신호(CELL) 및 유지신호(HOLD)가 입력되고 블럭(21)과 동일한 구조로 이루어져 제23∼제25제어신호(CS23∼CS25)가 출력되는 블럭(29)와, 패턴종료신호(CYCLE)가 입력단자와 연결되는 인버터(I217)와, 패턴종료신호(CYCLE)에 제1입력단자가 연결되고 제25제어신호(CS25)에 제2입력단자가 연결되는 AND게이트(A227)와, 인버터(I217)의 출력단자에 제1입력단자가 연결되고 제25제어신호(CS25)에 제2입력단자가 연결되고 OR게이트(O27)의 제2입력단자에 출력단자가 연결되는 AND게이트(A228)와, AND게이트(A227)의 출력단자에 입력단자(D)가 연결되고 클럭신호(CK)에 클럭단자(CLK)가 연결되고 인버터(I215)의 출력단자에 클리어단자(CL)가 연결되는 D플립플럽(D15)과, D플립플럽(D15)의 출력단자(Q)에 제1입력단자가 연결되고 인버터(I216)의 출력단자에 제2입력단자가 연결되고 제26제어신호(CS26)가 출력되는 AND게이트(A229)와, 제26제어신호(CS26)와 주기종료신호(CELL) 및 유지신호(HOLD)가 입력되고 블럭(21)과 동일한 구조로 이루어져 제27∼제29제어신호(CS27∼CS29)가 출력되는 블럭(211)으로 이루어져 있다.

그리고 패턴종료신호(CYCLE)가 입력단자와 연결되는 인버터(I218)와, 패턴종료신호(CYCLE)에 제1입력단자가 연결되고 제29제어신호(CS29)에 제2입력단자가 연결되는 AND게이트(A230)와, 인버터(I218)의 출력단자에 제1입력단자가 연결되고 제29제어신호(CS29)에 제2입력단자가 연결되고 OR게이트(O28)의 제2입력단자에 출력단자가 연결되는 AND게이트(A231)와, AND게이트(A230)의 출력단자에 입력단자(D)가 연결되고 클럭신호(CK)에 클럭단자(CLK)가 연결되고 인버터(I215)의 출력단자에 클리어단자(CL)가 연결되는 D플립플럽(D16)과, D플립플럽(D16)의 출력단자(Q)에 제1입력단자가 연결되고 인버터(I216)의 출력단자에 제2입력단자가 연결되고 테스트 종료신호(END)가 출력되는 AND게이트(A232)로 이루어져 있다.

제3도의 (a)∼(b)를 참고로 하여 기준신호 발생부(2)의 구성을 살펴보면 다음과 같다. 입력단자에 각각 제어신호(CS27, CS23, CS20, CS1, CS12, CS9, CS6, CS1)와 제1병렬제어신호(MCS1)와 리프레시부(6)에서 출력되는 리프레시 제어신호(RCS4, RCS1)와 웨이크업 제어신호(WCS1, WCSO)가 연결되는 OR게이트(O39)와, 입력단자에 제2웨이크업 제어신호(WCS2)와 리프레시부(6)에서 출력되는 제2리프레시 제어신호(RCS2)와 제2병렬 제어신호(MCS2)와 제어신호(CS2, CS7, CS10, CS13, CS18, CS21, CS24, CS28)가 연결되는 OR게이트(O311)와, "1"이 입력단자로 인가되는 인버터(I32)와, OR게이트(O39)의 출력단자에 입력단자가 연결되는 인버터(I31)와, 제1입력단자(J)에 "1"이 인가되고 클럭단자(CLK)에 OR게이트(O311)의 출력단자가 연결되고 제2입력단자(K)에 인버터(I32)의 출력단자가 연결되고 클리어단자(CL)에 인버터(I31)의 출력단자가 연결되어 출력단자(Q)로 제1시간계측 신호(TQ1)가 출력되고 반전 출력단자(-Q)로 제1반전 시간 계측신호(TQB1)가 출력되는 JK플립플럽(JK31)과, JK플립플럽(JK31)의 출력단자(Q)에 입력단자가 연결되는 인버터(I33)와, JK플립플럽(JK31)의 출력단자(Q)에 제1입력단자(J)가 연결되고 OR게이트(O3111)의 출력단자에 클럭단자(CLK)가 연결되고 인버터(I33)의 출력단자에 제2입력단자(K)가 연결되고 인버터(I31)의 출력단자에 클리어 단자(CL)가 연결되어 출력단자(Q)에 제2시간 계측신호(TQ2)가 출력되고 반전 출력단자(-Q)에 제2반전시간 계측신호(TQB2)가 출력되는 JK플립플럽(JK32)잉a로 이루어져 있다.

그리고 JK플립플럽(JK31,JK32)의 출력단자(Q)에 각각 제1 및 제2입력단자가 연결되는 AND게이트(A3111)와 AND게이트(A311)의 출력단자에 입력단자가 연결되는 인버터(I311)와 AND게이트(A311)의 출력단자에 제1입력단자(J)가 연결되고 OR게이트(O311)의 출력단자에 클럭단자(CLK)가 연결되고 인버터(I311)의 출력단자에 제2입력단자(K)가 연결되고 인버터(I31)의 출력단자에 클리어단자(CL)가 연결되고 출력단자(Q)로 제3시간 계측신호(TQ3)가 출력되고 반전 출력단자(-Q)로 제3반전시간 계측신호(TQB3)가 출력되는 블럭(31)과, 각 전블럭의 출력단자(Q)와 반전 출력단자(-Q)에 연결되어 각각 1쌍의 시간계측 신호(TQ4∼TQ10, TQB4∼TQB10)를 출력하는 블럭(32∼38)과, 블럭(38)에 제1 및 제2입력단자가 연결되는 AND게이트(A33)와, AND게이트(A33)의 출력단자에 입력단자가 연결되는 인버터(I34)와, AND게이트(A33)의 출력단자에 제1입력단자(J)가 연결되고 인버터(I34)의 출력단자에 제2입력단자(K)가 연결되고 인버터(I31)의 출력단자에 클리어 단자(CL)가 연결되고 OR게이트(O311)의 출력단자에 클럭단자(CLK)가 연결되고 출력단자(Q)로 제11시간계측 신호(TQ11)를 출력하고 반전 출력단자(-Q)로 제11반전 시간계측신호(TQB11)를 출력하는 JK플립플럽(JK33)으로 이루어져 있다.

그리고 각 시간 계측신호(TQ1∼TQ11, TQB1∼TQB11)중에서 각 11개의 단자와 입력단자가 연결되어 신호(S100, S175, S9955, S10000, S80, S110, S120, S180, S190, S200, S300, S60, S140)를 출력하는 AND게이트(A31111...)로 이루어져 있는 블럭(311∼319, 3111∼3114)과, 제어신호(CS5,CS8,CS11,CS14,CS15,CS19,CS22)가 입력되는 OR게이트(O31)와, 제O웨이크업 제어신호(WCS0)에 입력단자가 연결되는 인버터(I35)와, OR게이트(O31)의 출력단자에 클럭단자(CLK)가 연결되고 반전 출력단자(-Q)에 입력단자(D)가 연결되고 인버터(I35)의 출력단자에 클리어단자(CL)가 연결되는 D플립플럽(D31)과, D플립플럽(D31)의 출력단자에 입력단자가 연결되는 인버터(I36)와, 제1입력단자에 블럭(311)의 출력신호(S100)가 연결되고 제2입력단자에 블럭(314)의 출력신호(S10000)가 연결되는 OR게이트(03211)와 OR게이트(03211)의 출력단자에 클럭단자(CLK)가 연결되고 반전 출력단자(-Q)에 입력단자(D)가 연결되고 인버터(I31)의 출력단자에 프리셋트단자(PR)가 연결되고 출력단자(Q)로 롱반전 RAS(LRASB)신호가 출력되는 D플립플럽(D3211)으로 이루어져 있는 블럭(321)과, 블럭(312)의 출력신호(S175)와 블럭(314)의 출력신호(S10000)가 입력되고 상기 블럭(321)과 동일한 구성으로 이루어져 롱반전 CAS신호(LCASB)신호를 출력하는 블럭(322)과, 블럭(313)의 출력신호(S9955)와 블럭(314)의 출력신호(S10000)가 입력되고 상기 블럭(321)과 동일한 구성으로 이루어져 있는 블럭(323)과, 블럭(312)의 출력신호(S175)와 블럭(3111)의 출력신호(S300)가 입력되고 상기 블럭(321)과 동일한 구성으로 이루어져 있는 블럭(324)과, 블럭(315)의 출력신호(S80)와 블럭(3111)의 출력신호(S200)가 입력되고 상기 블럭(321)과 동일한 구성으로 이루어져 쇼트반전 RAS신호(SRASB)신호를 출력하는 블럭(325)과, 블럭(317)의 출력신호(S120)와 블럭(319)의 출력신호(S190)가 입력되고 상기 블럭(321)과 동일한 구성으로 이루어져 쇼트반전 CAS신호(SCASB)신호를 출력하는 블럭(326)과, 블럭(3316)의 출력신호(S110)와 블럭(318)의 출력신호(S180)가 입력되고 상기 블럭(321)과 동일한 구성으로 이루어져 있는 블럭(327)과, 블럭(317)의 출력신호(S120)와 블럭(319)의 출력신호(S190)가 입력되고 상기 블럭(321)과 동일한 구성으로 이루어져 있는 블럭(328)과, 블럭(3113)의 출력신호(S60)와 블럭(319)의 출력신호(S190)가 입력되고 상기 블럭(321)과 동일한 구성으로 이루어져 있는 블럭(329)으로 이루어져 있다.

그리고 블럭(323)의 출력단자(Q)에 제1입력단자가 연결되고 D플립플럽(D31)의 출력단자에 제2입력단자가 연결되는 OR게이트(O312)와, 블럭(324)의 출력단자(Q)에 제1입력단자가 연결되고 인버터(I36)의 출력단자에 제2입력단자가 연결되어 는 OR게이트(O313)와, 블럭(327)의 출력단자(Q)에 제1입력단자가 연결되고 D플립플럽(D31)의 출력단자(Q)에 제2입력단자가 연결되는 OR게이트(O314)와, 블럭(328)의 출력단자(Q)에 제1입력단자가 연결되고 인버터(I36)의 출력단자에 제2입력단자가 연결되는 OR게이트(O315)로 이루어져 있다.

그리고 제1입력단자에 제4제어신호(CS4)가 연결되고 제2입력단자에 제26제어신호(CS26)가 연결되는 OR게이트(O32)와, 제0웨이크업 제어신호(WCS0)에 입력단자가 연결되는 인버터(I37)와, OR게이트(O32)의 출력단자에 클럭단자(CLK)가 연결되고 반전 출력단자(-Q)에 입력단자(D)가 연결되고, 인버터(I37)의 출력단자에 클리어단자(CL)가 연결되는 D플립플럽(D32)과, 쇼트/롱신호(S/L)에 제1입력단자가 연결되고 D플립플럽(D32)의 출력단자(Q)에 제2입력단자가 연결되는 AND게이트(A34)와, AND게이트(A34)의 출력신호(SOL)에 입력단자가 연결되는 인버터(I3311)와 블럭(325)의 출력단자(SRASB)에 제1입력단자가 연결되고 인버터(I3311)에 제2입력단자에 연결되는 AND게이트(A3311)와 블럭(321)의 출력단자(LRASB)에 제1입력단자가 연결되고 AND게이트(A34)의 출력신호(SOL)에 제2입력단자가 연결되는 NAND게이트(A3312)와, AND게이트(A3311,A3312)의 출력단자에 입력단자가 연결되는 OR게이트(O3311)로 이루어져 있는 블럭(331)과, 블럭(322,326)의 출력단자(LCASB, SCASB)와 연결되어 블럭(331)과 동일한 구조로 이루어져 있는 블럭(332)과, OR게이트(O312)의 출력단자(LWEB)와 OR게이트(O314)의 출력단자(SWEB)에 연결되어 블럭(331)과 동일한 구조로 이루어져 있는 블럭(333)과, OR게이트(O313)의 출력단자(LOEB)와 OR게이트(0315)의 출력단자(SOEB)에 연결되어 블럭(331)과 동일한 구조로 이루어져 있는 블럭(334)과, 블럭(314, 3111)의 출력단자(S10000, S200)와 연결되어 블럭(331)과 동일한 구조로 이루어져 있고 출력단자가 주기종료신호(CELL)와 연결되는 블럭(335)과, 블럭(33)의 출력단자에 제1입력단자가 연결되고 리프레시 동작신호(REFAC)에 제2입력단자가 연결되는 OR게이트(O39)와, 블럭(334)의 출력단자에 제1입력단자가 연결되고 리프레시 동작신호(REFAC)에 제2입력단자가 연결되는 OR게이트(O311)로 이루어져 있다.

그리고 리프레시 동작신호(FEFAC)에 입력단자가 연결되는 인버터(I38,I39)와, 인버터(I38)의 출력단자에 제1입력단자가 연결되고 블럭(331)의 출력단자에 제2입력단자가 연결되는 AND게이트(A35)와, 리프레시 동작신호(REFAC)에 제1입력단자가 연결되고 블럭(325)의 출력단자(SRASB)에 제2입력단자가 연결되는 AND게이트(A36)와, AND게이트(A35,A36)의 출력단자에 입력단자가 연결되는 OR게이트(O33)와, 인버터(I39)의 출력단자에 제1입력단자가 연결되고 블럭(332)의 출력단자에 제2입력단자가 연결되는 AND게이트(A37)와, 리프레시 동작신호(REFAC)에 제1입력단자가 연결되고 블럭(329)의 출력단자(RCASB)에 제2입력단자가 연결되는 AND게이트(A38)와, AND게이트(A37,A38)의 출력단자에 입력단자가 연결되는 OR게이트(O34)와, 병렬동작신호(MULAC)에 입력단자가 연결되는 인버터(I311)와, 인버터(I311)의 출력단자에 제1입력단자가 연결되고 OR게이트(O39)의 출력단자에 제2입력단자가 연결되는 AND게이트(A39)와, 병렬동작신호(MULAC)에 제1입력단자가 연결되고 블럭(329)의 출력단자(RCASB)에 제2입력단자가 연결되는 AND게이트(A311)와, AND게이트(A39,A311)의 출력단자에 입력단자가 연결되는 OR게이트(O35)와, OR게이트(O34)의 출력단자에 제1입력단자가 연결되고 웨이크업 동작신호(WUA)에 제1입력단자가 연결되고 OR게이트(O34,O35,O311)의 출력단자에 제2입력단자가 연결되는 OR게이트(O36∼O38)와, OR게이트(O33,O36∼O38)의 출력단자(RASB, CASB, WEB, OEB)에 입력단자가 연결되어 리프레시 가능신호(REFOK)신호가 출력되는 AND게이트(A312)로 이루어져 있다.

제4도를 참조로 하여 어드레스 발생부(3)의 구성을 살펴보면 다음과 같다.

제0웨이크업 제어신호(WCS0)가 입력단자와 연결되는 인버터(I41)와, 제1입력단자에 제15제어신호(CS15)가 연결되고 제2입력단자에 제26제어신호(CS26)가 연결되는 OR게이트(O41)와, 인버터(I41)의 출력단자가 프리셋트단자(PR)에 연결되고 OR게이트(O41)의 출력단자가 클럭(CLK)와 연결되고 입력 단자(D)가 반전출력단자(-Q)에 연결되는 D플립플럽(D41)과, 제15제어신호(CS15)에 입력단자가 연결된 인버터(I42)와, 입력단자에 "1"이 인가되는 인버터(I43)와, 입력단자에 제3웨이크업 제어신호(WCS3)와 제어신호(CS3,CS14,CS25,CS29)가 연결되는 OR게이트(O42)와, 입력단자에 제0웨이크업 제어신호(WCS0)와 제어신호(CS0,CS4,CS26)가 연결되는 NOR게이트(NO43)와, 인버터(I42)의 출력단자가 프리셋단자(PR)에 연결되고 제1입력단자(J)에 "1"이 입력되고 인버터(I43)의 출력단자가 제2입력단자(K)에 연결되고 OR게이트(O42)의 출력단자가 클럭단자(CLK)와 연결되고 NOR게이트(O43)의 출력단자가 클리어단자(CL)에 연결되고 출력단자(Q)로 출력신호(CA0)를 출력하는 JK플립플럽(JK41)과, D플립플럽(D41)의 출력단자(Q)가 입력단자와 연결된 인버터(I44)와, 제1입력단자에 D플립플럽(D41)의 출력단자(Q)가 연결되고 제2입력단자에 JK플립플럽(JK41)의 출력단자(Q)가 연결된 AND게이트(A41)와, 제1입력단자에 인버터(I44)의 출력단자가 연결되고 제2입력단자에 JK플립플럽(JK41)의 반전출력단자(-Q)가 연결된 AND게이트(A42)와, 제1입력단자에 AND게이트(A41)의 출력단자가 연결되고 제2입력단자에 AND게이트(A42)의 출력단자가 연결된 OR게이트(O44)와, OR게이트(O44)의 출력단자와 입력단자에 연결된 인버터(I45)로 이루어진다.

그리고 제1입력단자에 OR게이트(O44)의 출력단자가 연결되고 제2입력단자에 인버터(I45)의 출력단자가 연결되고 인버터(I42)의 출력단자가 프리셋트단자(PR)에 연결되고 NOR게이트(NO43)의 출력단자가 클리어단자(CL)에 연결되어 출력단자(Q)로 출력신호(CA1)로 출력하는 JK플립플럽(JK42)과, D플립플럽(D41)의 출력단자(Q)가 입력단자에 연결된 인버터(I46)와, 제1입력단자에 D플립플럽의 출력단자(Q)가 연결되고 제2입력단자에 JK플립플럽(JK41)의 출력단자(Q)가 연결되고 제3입력단자에 JK플립플럽(JK42)의 출력 단자(Q)가 연결된 AND게이트(A43)와, 제1입력단자에 인버터(I46)의 출력단자가 연결되고 제2입력단자에 JK플립플럽(JK42)의 반전출력단자(-Q)가 연결되고 제3입력단자에 JK플립플럽(JK41)의 반전 출력단자(-Q)가 연결된 AND게이트(A44)와, 제1입력단자에 AND게이트(A43)의 출력단자가 연결되고 제2입력단자가 AND게이트(A44)의 출력단자가 연결된 OR게이트(O45)와, OR게이트(O45)의 출력단자에 입력단자가 연결된 인버터(I47)로 이루어진 블럭(41)과, 상기 블럭(41)의 출력단자에 입력단이 연결되어 출력신호(RA0)를 출력하는 블럭(42)과, 제1입력단자(J)와 제2입력단자(K)와 프리셋트단자(PR)에 인버터(I42)의 출력단자가 연결되고 클럭단자(CLK)에 OR게이트(O42)의 출력단자가 연결되고 클리어단자(CL)에 NOR게이트(NO43)의 출력단자가 연결되어 출력단자(Q)로 출력신호(RA1)를 출력하는 JK플립플럽(JK43)으로 이루어져 있다.

그리고 입력단자가 D플립플럽(D41)의 출력단자(Q)에 연결된 인버터(I48)와, 제1입력단자에 D플립플럽(D41)의 출력단자(Q)가 연결되고 제2입력단자가 블럭(42)에 연결되고, 제3입력단자가 JK플립플럽(JK43)의 출력단자(Q)에 연결된 AND게이트(A45)와, 제1입력단자에 인버터(I48)의 출력단자가 연결되고 제2입력 단자에 JK플립플럽(JK43)의 반전 출력단자(-Q)가 연결되고 제3입력단자에 블럭(42)의 출력신호와 연결되어 있는 AND게이트(A46)와, 제1입력단자에 AND게이트(A45)의 출력단자가 연결되고 제2입력단자에 AND게이트(A46)의 출력단자가 연결된 OR게이트(O46)와, OR게이트(O46)의 출력단자에 입력단자가 연결된 인버터(I49)와, 제1입력단자가 인버터(I42)의 출력단자에 연결되고 제2입력단자가 NOR게이트(NO43)에 연결되는 AND게이트(A47)와, 제1입력단자(J)에 OR게이트(O46)의 출력단자가 연결되고 제2입력단자(K)에 인버터(I49)의 출력단자가 연결되고 클럭단자(CLK)에 OR게이트(O42)의 출력단자가 연결되고 클리어단자(CL)에 AND게이트(A47)의 출력단자가 연결된 JK플립플럽(JK44)으로 이루어진다.

그리고 제1입력단자가 JK플립플럽(JK44)의 출력단자(Q)에 입력되고 제2입력단자가 JK플립플럽(JK43)의 반전출력단자(-Q)에 연결되고 제3입력단자가 블럭(42)에 연결되고 제4입력단자가 블럭(41)의 JK플립플럽(JK42)의 반전출력단자(-Q)에 연결되고 제5입력단자가 JK플립플럽(JK41)의 반전출력단자(-Q)에 연결되고 제6입력단자가 D플립플럽(D41)의 출력단자(Q)에 연결된 AND게이트(A48)와, D플립플롭(D41)의 출력단자(Q)에 입력단자가 연결된 인버터(I411)와, 제1입력단자가 JK플립플럽(JK44)의 출력단자(Q)에 연결되고 제2입력단자가 JK플립플럽(JK43)의 출력신호(RA1)에 연결되고 제3입력단자가 블럭(42)의 출력신호(RA0)와 연결되고 제4입력단자가 JK플립플럽(JK42)의 출력신호(CA1)에 연결되고 제5입력단자에 JK플립플럽(JK41)의 출력신호(CA0)가 연결되고 제6입력단자에 인버터(I411)의 출력단자가 연결된 AND게이트(A49)와, 제1입력단자가 AND게이트(A48)의 출력단자에 연결되고 제2입력단자가 AND게이트(A49)의 출력단자에 연결되어 패턴종료신호(CYCLE)를 출력하는 OR게이트(O47)와, 제1입력단자가 JK플립플럽(JK41)의 반전출력단자(-Q)에 연결되고 제2입력단자가 JK플립플럽(JK42)의 반전출력단자(-Q)에 연결되고 제3입력단자가 블럭(42)에 AND게이트(A411)와, 제1입력단자가 JK플립플럽(JK43)의 출력신호(RA1)에 연결되고 제2입력단자가 JK플립플럽(JK44)의 출력단자(Q)에 연결된 AND게이트(A412)와, 제1입력단자가 AND게이트(A411)의 출력단자에 연결되고 제2입력단자가 AND게이트(A412)의 출력단자에 연결되어 웨이크업 종료신호(WAKEUP)가 출력되는 NAND게이트(NA41)로 이루어진다.

입력단자가 기준신호 발생부(2)의 AND게이트(A34)의 출력신호(SOL)와 연결된 인버터(I412)와, 제1입력단자가 인버터(I412)의 출력단자에 연결되고 제2입력단자가 기준신호 발생부(2)의 블럭(316)의 출력신호(S110)와 연결된 AND게이트(A413)와, 제1입력단자가 AND게이트(A34)의 출력신호(SOL)에 연결되고 제2입력단자가 기준신호 발생부(2)의 블럭(3113)의 출력신호(S140)에 연결된 AND게이트(A414)와, 제1입력단자가 AND게이트(A413)의 출력단자에 연결되고 제2입력단자가 AND게이트(A414)의 출력단자에 연결된 OR게이트(O48)와, 입력단자가 AND게이트(A34)의 출력신호(SOL)와 연결된 인버터(I413)와, 제1입력단자가 인버터(I413)의 출력단자에 연결되고 제2입력단자가 기준신호 발생부(2) 블럭(3111)의 출력신호(S200)와 연결된 AND게이트(A415)와, 제1입력단자가 기준신호 발생부(2)의 AND게이트(A34)의 출력신호(SOL)에 연결되고 제2입력단자가 기준신호 발생부(2) 블럭(314)의 출력신호(S10000)에 연결된 AND게이트(A416)와, 제1입력단자가 AND게이트(A415)의 출력단자에 연결되고 제2입력단자가 AND게이트(A416)의 출력단자에 연결된 OR게이트(O49)와, OR게이트(048)의 출력단자에 입력단자가 연결된 인버터(I414)와, 제1입력단자가 OR게이트(O49)의 출력단자에 연결되고 제1입력단자가 제0웨이크업 제어신호(WCS0)와 연결된 OR게이트(O411)와, OR게이트(O411)의 출력단자와 입력단자가 연결된 인버터(I415)와, 입력단자(D)와 클럭단자(CLK)에 "0"가 입력되고 프리셋트단자(PR)가 인버터(I414)의 출력단자에 연결되고 클리어단자(CL)가 인버터(I415)의 출력단자에 연결된 D플립플럽(D42)으로 이루어져 있다.

그리고 제1입력단자가 JK플립플럽(JK41)의 출력신호(CA0)와 연결되고 제2입력단자가 D플립플럽(D42)의 출력단자(Q)에 연결된 AND게이트(A417)와, 입력단자가 D플립플럽(D42)의 출력단자(Q)에 연결된 인버터(I416)와, 제1입력단자가 블럭(42)의 출력신호(RA0)와 연결되고 제2입력단자가 인버터(I416)의 출력단자에 연결된 AND게이트(A418)와, 제1입력단자가 AND게이트(A418)의 출력단자에 연결되고 제2입력단자가 AND게이트(A417)의 출력단자에 연결되어 제0어드레스 신호(ADD0)를 출력하는 OR게이트(O412)와, 제1입력단자가 블럭(41)의 JK플립플럽(JK42) 출력신호(CA1)와 연결되고 제2입력단자가 D플립플럽(D42)의 출력단자(Q)에 연결된 AND게이트(A419)와, 입력단자가 D플립플럽(D42)의 출력단자(Q)에 연결된 인버터(I417)와, 제1입력단자가 JK플립플럽(JK43)의 출력신호(RA1)와 연결되고 제2입력단자가 인버터(I417)의 출력단자에 연결된 AND게이트(A421)와, 제1입력단자가 AND게이트(A421)의 출력단자에 연결되고 제2입력단자가 AND게이트(A419)의 출력단자에 연결되어 제1어드레스 신호(ADD1)와 연결된 OR게이트(O413)으로 이루어진다.

제5도를 참고로 하여 데이타 발생부(4)의 구성을 살펴보면 다음과 같다. 제0웨이크업 제어신호(WCS0)가 입력단자와 연결되는 인버터(I51)와, 입력단자에 제어신호(CS14,CS8,CS16,CS19)가 연결되는 OR게이트(O51)와, 인버터(I51)의 출력단자가 프리셋트단자(PR)에 연결되고 OR게이트(O51)의 출력단자가 클럭단자(CLK)와 연결되고 입력단자(D)가 반전출력단자(-Q)에 연결되어 출력단자(Q)로 데이타신호(DATA)를 출력하는 D플립플럽(D51)으로 이루어져 있다.

그리고 제1입력단자에 어드레스 발생부(3) 블럭(41)의 출력신호(CA1)가 연결되고 제2입력단자에 어드레스 발생부(3) 블럭(42)의 출력신호(RA0)가 연결되는 익스클루시브 OR게이트(EO51)와, 익스클루시브 OR게이트(E051)의 출력단자에 입력단자가 연결되는 인버터(I52)와, 인버터(I52)의 출력단자에 제1입력단자가 연결되고 데이타신호(DATA)에 제2입력단자가 연결되는 익스클루시브 OR게이트(EO52)와, 익스클루시브 OR게이트(EO52)의 출력단자에 입력단자가 연결되어 데이타 출력신호(DOUT)를 출력하는 버퍼(B51)와, 제1입력단자가 웨이크업 동작신호(WUA)와 연결되고 제2입력단자가 리프레시 동작신호(REFAC)와 연결되고 제3입력단자가 병렬 동작신호(MULAC)와 연결되는 OR게이트(O52)로 이루어져 있다.

제6도를 참고로 하여 비교부(5)의 구성을 살펴보면 다음과 같다. 데이타신호(DATA)에 제1비교 입력단자(A0∼A3)가 연결되고 메모리 셀(7)의 셀데이타신호(CELLDATA1∼CELLDATA4)에 순차적으로 제2비교 입력단자(B0∼B3)가 연결되고 동일조건 입력단자(A=BI)에 "1"이 입력되는 비교기(61)와 동일조건 출력단자(A=B0)에 입력단자가 연결되는 인버터(I61)와, 인버터(I61)의 출력단자에 입력단자가 연결되고 게이트 단자에 기준신호 발생부(2) OR게이트(O38)의 출력신호(OEB)가 연결되어 에러신호(ERR)를 출력하는 버퍼(B61)로 이루어져 있다.

제7도를 참고로 하여 리프레시부(6)의 구성을 살펴보면 다음과 같다. 제2입력단자에 리프레시 시작신호(REFST)가 연결되는 OR게이트(O71)와, 제0웨이크업 제어신호(WCS0)가 입력단자와 연결되는 인버터(I71)와, OR게이트(O71)의 출력단자에 입력단자(D)가 연결되고 클럭신호(CK)에 클럭단자(CLK)가 연결되는 D플립플럽(D71)와, D플립플럽(D71)의 출력단자(Q)에 제1입력단자가 연결되는 AND게이트(A71)와, 리프레시 가능신호(REFOK)에 입력단자가 연결되고 D플립플럽(D71)의 클리어단자(CL)에 출력단자가 연결되는 인버터(I73)와, 인버터(I73)의 출력단자에 제1입력단자가 연결되고 AND게이트(A71)의 제1입력단자에 출력단자가 연결되는 AND게이트(A72)와, REFOK신호에 제1입력단자가 연결되고 AND게이트(A71)의 출력단자에 제2입력단자가 연결되는 AND게이트(A73)와, 클럭단자(CK)에 입력단자가 연결되는 인버터(I72)와, 입력단자(D)에 AND게이트(A73)의 출력단자가 연결되고 클럭단자(CLK)에 클럭신호(CK)가 연결되고 클리어 단자(CL)에 인버터(I71)의 출력단자가 연결되는 D플립플럽(D72)과, D플립플럽(D72)의 출력단자(Q)에 제1입력단자가 연결되고 인버터(I72)의 출력단자에 제2입력단자가 연결되어 제0리프레시 제어신호(RCS0)를 출력하는 AND게이트(A74)와, 제0리프레시 제어신호(RCS0)에 제1입력단자가 연결되고 제0병렬제어신호(MCS0)에 제2입력단자가 연결되는 NOR게이트(NO71)와, NOR게이트(NO71)의 출력단자에 프리셋트 단자(PR)가 연결되고 입력단자에 반전 출력단자(-Q)가 연결되고 출력단자에 리프프레시 동작신호(REFAC)가 연결되는 D플립플럽(D79)과, 제1입력단자에 제0웨이크업 제어신호(WCS0)가 연결되고 제2입력단자에 제3병렬제어신호(MCS3)가 연결되고 출력단자가 D플립플럽(D713)의 클리어단자(CL)와 연결되는 NOR게이트(NO75)로 이루어져 있다.

그리고 제1입력단자가 제0리프레시 제어신호(RCS0)에 연결되는 OR게이트(O72)와, OR게이트(O72)의 출력단자에 입력단자(D)가 연결되고 클럭신호(CK)에 클럭단자(CLK)가 연결되고 인버터(I71)의 출력 단자에 클리어단자(CL)가 연결되는 D플립플럽(D73)와, D플립플럽(D73)의 출력단자(Q)에 제1입력단자가 연결되고 인버터(I72)의 출력 단자에 제2입력단자가 연결되는 AND게이트(A75)와, 기준신호 발생부(2) 블럭(3111)의 출력신호(S200)에 입력단자가 연결되는 인버터(I74)와, 기준신호 발생부(2) 블럭(3111)의 출력신호(S200)에 제1입력단자가 연결되는 AND게이트(A76)와, 인버터(I74)의 출력단자에 제1입력단자가 연결되는 AND게이트(A77)와, 제1리프레시 제어신호(RCS1)에 제1입력단자가 연결되고 AND게이트(A77)의 출력단자에 제2입력단자가 연결되어 있는 OR게이트(O73)와, OR게이트(O73)의 출력단자에 입력단자(D)가 연결되고 클럭신호(CK)에 클럭단자(CLK)가 연결되고 인버터(I71)의 출력단자에 클리어 단자(CL)가 연결되는 D플립플럽(D74)과, D플립플럽(D74)의 출력단자에 제1입력단자가 연결되고 인버터(I72)의 출력단자에 제2입력단자가 연결되어 제2리프레시 제어신호(RCS2)가 출력되어 AND게이트(A76,A77)의 제2입력단자에 연결되는 AND게이트(A78)로 이루어져 있다.

그리고 클럭신호(CK)에 클럭단자(CLK)가 연결되고 인버터(71)의 출력단자에 클리어단자(CL)가 연결되는 D플립플럽(D75)과, D플립플럽(D75)의 출력단자(Q)에 제1입력단자가 연결되고 인버터(I72)의 출력단자에 제2입력단자가 연결되어 제3리프레시 제어신호(RCS3)를 출력하는 AND게이트(A712)와, 제3리프레시 제어신호(RCS3)에 제2입력단자가 연결되는 AND게이트(A79)와, AND게이트(A712)의 제3리프레시 제어신호(RCS3)에 제2입력단자가 연결되고 OR게이트(O72)의 제2입력단자에 출력단자가 연결되는 AND게이트(A711)와, AND게이트(A79)의 출력단자에 입력단자(D)가 연결되고 클럭신호(CK)에 클럭단자(CLK)가 연결되고 인버터(I71)의 출력단자에 클리어단자(CL)가 연결되는 D플립플럽(D76)과, D플립플럽(D76)의 출력단자(Q)에 제1입력단자가 연결되고 인버터(I72)의 출력단자에 제2입력단자가 연결되어 제4리프레시 제어신호(RCS4)를 출력하는 AND게이트(A713)로 이루어져 있다.

그리고 제4프레시 제어신호(RCS4)에 클럭단자(CLK)가 연결되고 입력단자(D)가 연결되고 클럭신호(CK)에 클럭단자(CLK)가 연결되고 인버터(I71)의 출력단자에 클리어 단자(CL)가 연결되는 D플립플럽(D77)과, D플립플럽(D77)의 출력단자(Q)에 제1입력단자가 연결되고 인버터(I72)의 출력단자에 제2입력단자가 연결되어 제5리프레시 제어신호(RCS5)를 출력하는 AND게이트(AND714)와, 제5리프레시 제어신호(RCS0)에 제1입력단자가 연결되고 제5리프레시 제어신호(RCS5)에 제2입력단자가 연결되는 OR게이트(O74)와, OR게이트(O74)의 출력단자에 클럭단자(CLK)가 연결되고 반전 출력단자(-Q)에 입력단자가 연결되어 유지신호(HOLD)가 출력되는 D플립플럽(D78)과, 제0웨이크업 제어신호(WCS0)에 입력단자가 연결되고 D플립플럽(D78)의 클리어단자(CL)에 출력단자가 연결되는 인버터(I713)와, 리프레시 카운터(71, Refresh Counter)와, 리프레시 카운터(71)와 연결되어 있는 인버터(I75)로 이루어져 있다.

상기 리프레시 카운터(71)의 구성은 다음과 같다. 제0리프레시 제어신호(RCS0)에 입력단자가 연결되고 인버터(I76)와, "1"가 입력단자로 인가되는 인버터(I77)와, "1"가 제1입력단자(J)로 인가되고 인버터(I77)의 출력단자에 제2입력단자(K)가 연결되고 인버터(I76)의 출력단자에 클리어단자(CL)가 연결되고 제3리프레시 제어신호(RCS3)에 클럭단자(CLK)가 연결되는 JK플립플럽(JK71)과, JK플립플럽(JK71)의 출력단자에 입력단자가 연결되는 인버터(I78)와, JK플립플럽(JK71)의 출력단자(Q)에 제1입력단자(J)가 연결되고 인버터(I78)의 출력단자에 제2입력단자(K)가 연결되고 인버터(I76)의 출력단자에 클리어단자(CL)가 연결되고 제3리프레시 제어신호(RCS3)에 클럭단자(CLK)가 연결되는 JK플립플럽(JK72)와, JK플립플럽(JK71,JK72)의 출력단자(Q)에 각각 제1 및 제2입력단자가 연결되는 AND게이트(A715)와, AND게이트(AND715)의 출력단자에 입력단자가 연결되는 인버터(I79)와, AND게이트(A715)의 출력단자에 제1입력단자(J)가 연결되고 인버터(I79)의 출력단자에 제2입력단자(K)가 연결되고 인버터(I76)의 출력단자에 클리어단자(CL)가 연결되고 제3리프레시 제어단자(RCS3)에 클럭단자(CLK)가 연결되는 JK플립플럽(JK73)와, JK플립플럽(JK72)의 출력단자(Q)에 입력단자가 연결되는 인버터(I711)와, JK플립플럽(JK71)의 출력단자(Q)에 입력단자가 연결되는 인버터(I712)와, JK플립플럽(JK73)의 출력단자(Q)에 제1입력단자가 연결되고 인버터(I711,I712)의 출력단자에 제2 및 제3입력단자가 연결되고 인버터(I75)의 입력단자와 AND게이트(A79)의 제1입력단자에 출력단자가 연결되는 AND게이트(A716)로 이루어져 있다.

상기와 같이 이루어져 있는 이 발명의 동작은 다음과 같다.

제1도를 참고로 하여 메모리 테스트장치의 전체적인 동작을 설명한다.

테스트 회로의 모든 부분들은 제어 회로에서 발생하는 여러가지 제어 신호를 입력으로 받아 DRAM의 동작과 테스트에 필요한 주요 신호를 생성한다. 즉 알고리즘에 따라 적절한 환경을 설정하는 것은 제어 회로이며, 이 설정된 환경 아래서 DRAM의 동작과 테스트에 필요한 주요신호, 예를 들면 RAS(Row Address Strobe), CAS(Column Address Strobe), WE(Write Enable), OE(Out Enable), 어드레스, 데이타 등이 각 부분회로에서 반복생성되어 메모리에 공급된다.

각 회로별 입출력 신호의 종류와 그들의 기능을 간략하게 설명하면 다음과 같다. 제어부(1)는 테스트의 시작을 알리는 시작신호(START)의 입력에 따라 모든 테스트 과정을 제어하며 진행한다. 테스트 회로의 초기화, 테스트 과정에 필요한 각종 제어신호의 생성을 담당하며, 테스트 종료시 이를 알리는 종료신호(END)를 내보내는 기능을 한다.

그리고 기준신호 발생부(2)는 제어부(1)와 다른 동작부(2∼6)에서의 에러 제어신호에 따라 DRAM의 동작에 필요한 RAS, CAS, WE, OE등의 기준신호와 테스트 주기에 대한 시간 정보를 담은 신호를 만들어 낸다.

그리고 어드레스 발생부(3)는 테스트 도중 필요한 메모리 셀의 어드레스신호(ADD0, ADD1)를 생성하며 데이타 발생부(4)는 어드레스 신호(ADD0,ADD1)에 해당하는 어드레스에 써넣어야 할 데이타 값이나 필요한 데이타 값이나 그 해당 어드레스에서 판독되는 데이타 값을 출력한다.

그리고 비교부(5)는 메모리 셀에서 읽은 데이타 값과 데이타 발생부(4)에서 생성된 데이타 값과의 비교로 에러의 유무를 표시하는 에러신호(ERR)의 출력을 담당한다. 마지막으로 리프레시부(6)는 리프레시의 시작을 알려주는 주기적인 리프레시 시작신호(REFST)에 따라 테스트 과정을 정지시키는 유지신호(HOLD)와 리프레시 동작에 필요한 여러가지 제어 신호를 발생시킨다.

제2도의 (a)∼(c)를 참고로 하여 제어부(1)의 동작을 설명한다.

제2도의 (a)는 제어부(1)중에서 DRAM을 처음 동작시킬 때 각 부분에 적당한 기준전압을 설정하기 위한 웨이크업 동작과 병렬 테스트 동작에 필요한 제어신호를 출력하는 부분이다. 테스트는 시작신호(START)가 인가됨에 따라 시작된다.

회로에서 9개의 지연소자를 볼 수 있는데, 이중 앞부분의 5개 지연소자(D21,D23∼D26)는 웨이크업 동작을 위한 제어신호(WCS0,WCS1,WCS2,WCS3,WCS4)를 출력한다. 또한 나머지 4개의 지연소자에서는 병렬 테스트 진입을 위한 병렬제어신호(MCS0,MCS1,MCS2,MCS3)를 출력한다. 테스트가 되면서 가장 먼저 만들어지는 제어신호인 제0웨이크업 제어신호(WCS0)는 제어부(1)를 포함한 테스트 회로내의 모든 부분을 원하는 값으로 초기화한다.

그리고 두번째로 만들어지는 제1웨이크업 제어신호(WCS1)는 기준 신호발생부(2)의 JK플립플럽(JK31,JK32,JK33)및 블럭(31∼38)를 초기화시키고 제2웨이크업 제어신호(WCS2)가 인가되면서 주요 신호(RASB,CASB,WEB,OEB)의 모양이 형성된다. 주기가 200ns인 RAS신호를 예로들면, 회로에 공급되는 클럭이 200MHz(클럭 주기는 5ns)이므로 제2웨이크업 제어신호(WCS2)가 40번 반복 공급되어야 한다. 따라서 매번 제2웨이크업 제어신호(WCS2)가 공급된 후에는 비교조건의 충족여부를 확인한다.

상기 비교조건은 기준신호 발생부(2)에서 출력되는 주기종료신호(CELL)이다. 웨이크업은 모든 신호가 200ns 주기내에서 만들어지므로 기준신호 발생부(2)에서 제2웨이크업 제어신호(WCS2)를 40번 계수하게 되면 주기종료 신호(CELL)는 고레벨인 "1"이 된다. 그후에 제2웨이크업 제어신호(WCS2)는 더이상 만들어지지 않으며 제3웨이크업 제어신호(WCS3)가 만들어진다.

제3웨이크업 제어신호(WCS3)로 어드레스 발생부(3)에 한번의 클럭이 공급된후에 위에서 설명한 과정이 반복된다. 웨이크업 동작 도중 어드레스 값은 관계가 없으므로 어드레스 발생부(3)의 출력신호(CA0,CA1,RA0)에서 8번을 계수할때까지 모든 과정이 반복되어, 즉 200ns 주기의 RAS가 8번 만들어진후에 웨이크업 동작을 마치게 된다. 웨이크업 동작도중 CASB,WEB,OEB는 "HIGH"를, 데이타신호(DATA)는 하이임피던스를 유지해야 한다. 이 환경은 제0웨이크업 제어신호(WCS0)가 웨이크업 동작신호(WUA) 값을 "HIGH"로 하여 설정되고 웨이크업이 끝난후 제4웨이크업 제어신호(WCS4)가 웨이크업 동작신호(WUA)를 "LOW"로 환원 시킴으로써 웨이크업 동작이 종료된다. 웨이크업 동작이 끝난후 병렬테스트와 단위 셀 테스트 방식중 어느 방식이 사용되어야 할지가 결정되어야 한다.

상기 결정방법은 제어부(1)로 인가되는 병렬테스트 결정신호(S/M)에 따라 결정된다. 병렬테스트 결정신호(S/M)가 "HIGH"라면 병렬 테스트 진입을 위한 신호를 만드는 제어부(1)에서 병렬제어신호(MCS0,MCS1,MCS2,MCS3)가 출력되어 병렬 테스트 방식으로 테스트가 진행된다. 만약 병렬테스트 결정신호(S/M)가 "LOW" 값으로 고정된다면, 이 과정은 생략되고 곧바로 테스트가 진행되어 단위셀 테스트 방식이 된다.

제어 회로에서 실제 테스트를 진행하는 부분을 둘로 나누어서 제2도의 (b)와 (c)에 제시하였다. 그럼 제2도의 (b)는 테스트의 첫번째 과정과 두번째 과정을 처리하는 부분이고, 그림 제2도의 (c)는 세번째와 네번째 과정을 담당하는 부분이다.

제2도의 (b)는 15개의 지연소자로 구성되어 제어신호(CS0∼CS14)가 출력된다. 이중 제0제어신호(CS0)에서 제3제어신호(CS3)까지가 첫번째 테스트 과정에 사용되고, 나머지 제어신호(CS4∼CS14)는 두번째 과정을 담당한다.

제0제어신호(CSO)는 어드레스 발생부(3)와 데이타 발생부(4)의 값을 미리 초기화 한다. 테스트의 진행을 위해서 어드레스 발생부(4)의 값이 첫번째 번지에서 시작하도록 하고, 데이타 발생부(4)의 데이타 신호(DATA)를 "1"로 만들어준다. 제어부(1)의 다음 출력인 제1제어신호(CS1)는 기준신호 발생부(2)의 JK플립플럽을 초기화한 후에 제2제어신호(CS2)가 설정된 환경아래서 기준신호 발생 회로에 클럭을 공급하므로써 메모리에 공급되어야 할 여러신호의 파형을 만들게 된다. 첫번째 테스트 과정의 주기는 200ns이므로 제2제어신호(CS2)는 40번 연속 공급된다. 한 주기의 신호들이 만들어진후에 어드레스 발생부(3)의 값을 증가시켜 다음 어드레스에 대해 이 과정을 반복하여 첫번째 테스트 과정을 미치게 된다.

두번째 테스트 과정의 처음 동작은 첫번째 테스트 과정에서 모든 셀에 써넣은 데이타 값을 읽어내는 것이다. 이를 위해서는 먼저 어드레스 발생부(3)의 값이 다시 첫번째 번지로부터 시작되어야 하는데, 첫번째 제어신호인 제4제어신호인(CS4)가 이일을 담당한다. 제5제어신호(CS5)가 WE신호와 OE신호를 조정한 후 제6,제7제어신호(CS6,CS7)로 클럭 공급이 이루어져 최초의 어드레스를 가지는 셀에 대한 동작이 끝나게 된다. 두번째 동작은 방금전에 읽은 셀에 "1"의 값을 기록하는 것이다.

따라서 데이타 발생부(4)의 값을 "1"로 바꾸고 WE출력과 OE출력의 조정이 필요한데, 이것은 제8제어신호(CS8)가 담당한다. 그리고나서 제9 및 10제어신호(CS9,CS10)가 공급되므로서 최초의 어드레스 셀에 대한 두번째 동작이 끝나게 된다. 그리고 마지막 동작은 제어신호(CS11∼CS13)에 따라 두번째 동작의 셀 값을 읽어낸다.

지금까지의 과정으로 첫번지의 셀에서 정보를 읽고, "1"을 쓰며, 다시 그 셀의 내용을 읽어보는 두번째 테스트 과정의 세 동작이 수행되었다. 제14제어신호(CS14)로서 첫번째 테스트 과정이 끝나게 된다.

모든 과정은 끝나게 되는데 제14제어신호(CS14)가 하는일은 어드레스 발생부(3)의 값을 증가시키는 것으로, 어드레스가 증가된 후에 제4제어신호(CS4)로부터 제13제어신호(CS13)까지의 진행이 반복된다. 물론 이 전체 과정 자체가 마지막 어드레스까지 반복됨으로써 세번째 테스트 과정이 끝나게 된다.

제2도의 (c)는 테스트 과정중 세번째와 네번째 과정을 담당하고, 16개의 D플립플럽으로 구성된 회로의 동작원리는 앞서 설명한 것과 동일하다.

테스트 장치가 출력하는 제어신호의 갯수는 총 39가지이며 모든 과정이 끝나면 마지막 제어신호인 테스트 종료신호(END)가 생성되어 테스트의 종료를 표시한다. 지금까지 설명한 제어부(1)에서 발생되는 제어신호(CS1∼CS26,MCS1∼MCS3)를 입력으로 받아 DRAM에 공급되는 실질적인 여러 신호와, 어드레스, 데이타등을 만들어내는 나머지 회로들을 설명하고자 한다.

제3도는 DRAM의 운영에 필요한 기본 신호들인 RASB, CASB, WEB, OEB등을 만들어내는 기준신호 발생부(2)이다. 기준 신호 발생부(2)는 크게 두부분으로 구성된다. 제3도의 (a)는 각 클럭단자(CLK)로 인가되는 신호에 의해 각종 신호를 원하는 시간에서 원하는 주기로 만들어 낼 수 있는 카운터의 동작을 기본동작으로 한다.

제3도의 (b)는 만들어진 여러 신호중 적절한 신호를 골라 테스트 과정에 따라 제어부(1)에서 설정하는 환경아래서 출력으로 내보내는 신호 전달부분이다.

기준신호 발생부(2)의 카운터는 11개의 JK플립플럽으로 구성된 동기식 카운터이다. 각각의 JK플립플럽에서 나오는 11개의 정상 출력은 시간계측신호(TQ1∼TQ11)와 11개의 반전 시간계측신호(TQB1∼TQB11)가 출력된다. 테스트 회로에서 사용되는 클럭은 200MHz를 기준으로 설계되었기에 상기 카운터는 클럭단자(CLK)을 입력으로 하여 5ns단위로 임의의 시간을 계수할 수 있다. 따라서 이들 출력을 적절히 블럭(311∼319, 3111∼3114)의 AND게이트의 입력으로 하여 필요한 시간을 가리키는 신 S60, S80, S100, S110, S120, S140, S175, S180, S190, S200, S300, S9955, S10000)를 만들어낸다.

상기 AND게이트의 출력은 테스트 주기에 따라 여러 신호(예를 들면 RASB, CASB등)를 만들기 위한 시간 정보를 가지고 있다. 예를들어 회로에서 볼 수 있는 블럭(315)의 출력(S80)은 카운터가 초기화 된 후 80ns가 되는 시간에 출력된다.

최종적으로 이들 신호를 다시 입력으로 하여 원하는 모습의 신호파형을 얻을 수 있다. RASB신호를 예로 들어 설명하면 다음과 같다. RASB신호는 80ns에서 저레벨인 "0"가 된 후 200ns에서 고레벨인 "1"로 복구되는 파형을 이루어야 한다. 이런 파형은 T플립플럽을 이용하여 만들 수 있는데, 이 플립플럽의 입력으로 이전에 만들어진 시간 신호들을 이용하게 된다. 즉 플립플럽의 입력으로 기준신호 발생부(2)의 블럭(315,3111)의 출력신호(S80, S200)을 사용하면 각각의 시간에서 출력이 반전되므로 원하는 RAS신호 모양을 얻을 수 있다.

이와같은 방법으로 테스트 주기에 따라 4가지 종류의 신호 2쌍을 얻을 수 있다.

각각 두가지 형태로 만들어지는 신호파형중 어느 하나를 현재 진행중인 테스트 방식에 따라 적절히 선택하여 최종 출력으로 내보내는 역할은 제3도 (b)에 도시된 게이트들이 한다. 현재 진행되는 테스트방식은 제어부(1)가 판단하게 되며, 이에 따라 적절한 신호(REFAC, MULAC, WUA)는 리프레시부(6)와 제어부(1)에서 출력된다.

리프레시 동작신호(REFAC)는 리프레시가 시작되면 리프레시부(6)에서 생성된다. 또한 웨이크업 동작신호(WUA)와 병렬동작신호(MULAC)는 제어부(1)에서 출력되고 각각 웨이크업 동작과 병렬테스트를 위한 신호생성 도중임을 표시하고 있다. 신호전달 게이트들은 이들 신호에 따라 적절한 파형만을 선택하여 출력함으로써 원하는 최종출력을 얻을 수 있다.

이상과 같은 주요 기준 신호 생성기능 이외에, 이 회로에서 담당하는 또하나의 중요한 기능은 하나의 주기가 끝났다는 신호를 발생시켜 새로운 과정을 시작할 수 있게 해주는 것이다. 회로에서 200ns를 알리는 신호인 제3도 블럭(3111)의 출력신호(S200)와 10000ns의 순간을 알리는 제3도의 블럭(314) 출력신호(S10000)가 블럭(335)로 입력되어 주기종료신호(CELL)를 출력한다.

제4도는 테스트도중 필요한 어드레스를 발생시키는 어드레스 발생부(3)로 동기식 업다운 카운터를 기본 구성요소로 한다. 테스트는 어드레스 발생이 오름차순과 내림차순의 두 방향으로 진행되어야 한다. 이것은 업다운 카운터로서 그 조건을 충족시킬 수 있다. 회로에서 보는 바와 같이 업 혹은 다운을 결정해 주는 입력 단자와 각각의 경우에서 초기화를 위한 인버터(I42)의 출력과 NOR게이트(NO43)의 출력, 그리고 클럭의 공급을 위한 OR게이트(O42)의 출력, 어드레스 병합을 위한 제3도의 (a)의 출력(S140,S110,S200,S10000)과 출력 어드레스(ADD0, ADD1)의 2비트, 업과 다운에서 마지막 어드레스까지 발생이 끝났음을 알려주는 캐리 비트인 패턴종료신호(CYCLE), 그리고 웨이크업 종료신호(WAKEUP)등 비트등 총 8개의 출력단자를 가지고 있다.

제5도는 데이타 발생부(4)이다. 데이타 발생부(4)는 어드레스 발생부(3)에서 만들어지는 어드레스에 적절한 데이타를 공급하는 기능을 가지며, D플립플럽(D51)에서 출력되는 값을 제어부(1)가 테스트 과정에 따라 적절하게 바꿈으로써 원하는 데이타 값을 얻을 수 있는데, 이 값은 DRAM내부의 익스클루시브 OR게이트(E051)과 인버터(I52)로 이루어진 스크램블(scramble)부를 거쳐 출력된다. 이때 웨이크업 동작중이거나, 리프레시가 진행중인 상황 그리고 병렬 테스트 동작을 위한 신호의 발생시에는 출력되는 데이타 값이 하이임피던스 상태이어야 하므로 스크램블부를 거친 데이타 값은 버퍼(B51)를 거쳐 최종 출력된다.

제6도에 도시된 비교부(5)는 DRAM에 원하는 정보를 기록한 후 일정 시간후에 그 정보를 다시 읽어 원하는 값과 일치하는지의 여부를 가려 에러의 유무를 판별하는 기능을 가진다.

데이타신호(DATA)는 데이타 발생부(4)에서 출력되는 신호이며, 메모리셀(7)에서 출력되는 셀데이타 신호(CELLDATA)는 DRAM의 읽기 동작시 셀에서 얻을 수 있는 값이다. 이 두값을 비교하여 출력시키는데 에러 발생시 "1"의 값이 출력되도록 설계되어 있다.

테스트 도중 일정시간 간격으로 발생되는 리프레시 시작신호(REFST)에 따라 모든 테스트 회로의 운영을 제어하는 제어부(1)에서의 출력되는 신호의 발생을 막아 테스트 동작을 중지시킨다. 또한 리프레시 동작이 완료된 후에 중단된 테스트 과정을 다시 진행시키는 기능을 한다. 진행되는 리프레시 형식은 200ns의 주기로 메모리의 행 갯수만큼 CBR(CAS Before RAS)동작을 수행하는 집중방식으로 설계되었다. 회로의 구성 형식은 제어부(1)와 같은 지연소자(D71∼D77)를 기본 구성 요소로 하며, 내부에 카운터가 포함되어 있어 진행중인 리프레시의 횟수를 결정한다.

그리고 제8도의 (a)는 테스트 주기가 200ns로 진행되는 테스트 과정의 결과이고, 제8도의 (b)는 10000ns주기로 진행되는 테스트 과정의 결과이다.

본 발명의 실시예에서는 16개의 셀을 갖는 메모리를 대상으로 설계되어 있으나, 실제 메모리에 대한 적용은 어드레스 발생부(3)의 블럭(42)의 갯수를 증가시키므로서 쉽게 가능하다. 또 리프레시부(6)의 카운터(71)도 적용하고자 하는 메모리의 열 갯수에 맞게 확장하여 사용한다.

그러므로 상기와 같이 동작하는 이 발명의 효과는 고가의 테스트 장비없이 간단한 회로로서 메모리의 테스트가 가능하여 테스트의 비용을 줄이수 있다. 그리고 본 회로는 병렬테스트가 가능하도록 설계되어 있으므로 테스트의 시간을 줄일 수 있다. 회로를 메모리 내부에 설계하여 사용하면 작은 추가 면적만으로도 메모리의 자체 테스트가 가능하다. 그리고 어드레스 발생부와 리프레시부내의 카운터 구조에 따라 메모리 종류에 따른 테스트 회로로의 변경이 용이하다.

Claims

시작 신호와 클럭 신호의 입력에 따라 테스트 동작을 시작하여 모든 테스트 과정을 제어하기 위한 제어 신호를 출력하여 테스트 동작을 제어하는 제어부; 상기 제어부와 연결되어 인가되는 제어 신호에 DRAM의 동작에 필요한 각종 기준 신호를 발생하고, 인가되는 쇼트/롱 신호에 따라 해당하는 주기에 대한 시간정보를 담은 신호를 만들기 위한 기준 신호 발생부; 상기 제어부와 연결되어 인가되는 각종 제어 신호에 따라 테스트 도중에 필요한 메모리 셀의 어드레스를 생성할 수 있도록 하는 어드레스 발생부; 상기 제어부의 각종 제어 신호에 따라 상기 어드레스 신호 발생부에서 발생된 어드레스에 필요한 데이터 값이나 어드레스에 기대되는 데이터 값을 생성시키기 위한 데이터 신호 발생부; 상기 제어부와 연결되어 테스트한 값과 상기 데이터 신호 발생부에서 발생된 데이터를 비교하여 에러의 유무를 표시할 수 있도록 하는 비교부; 및 인가되는 리프레시 시작 신호에 따라 테스트 동작을 정지시킬 수 있도록 하고, 리프레시 동작에 필요한 여러가지 제어 신호를 출력시킬 수 있도록 하는 리프레시부로 이루어져 있는 메모리 테스트 장치.
제1항에 있어서, 상기 제어부(1)는 테스트 시작 신호(START)를 입력으로 받아 테스트 과정에 필요한 제어 신호를 D플립플럽의 입력으로 하고, 반전된 클럭과 상기 D플립플롭의 출력을 AND 게이트의 입력으로 하고, 두 개의 AND 게이트와 인버터로 구성되어 신호의 진행 방향을 결정하고, 상기 결정된 방향에 따라 반 클럭분의 제어 신호를 연속적으로 출력하는 것을 특징으로 하는 메모리 테스트 장치.
제1항에 있어서, 상기 기준 신호 발생부(2)는 상기 제어부(1)의 제어 신호를 카운터의 입력으로 받아 소정의 시간 계측 신호를 발생시키고, 상기 시간 계측 신호중 해당하는 신호를 AND게이트의 입력으로 하여 시간 정보 신호를 출력하고, 상기 출력된 시간 정보 T플립플롭의 입력으로 하여 메모리 운영에 필요한 운영 신호(RASB, CASB, WEB, OEB)를 테스트 주기의 종류에 맞게 출력시키고, 상기 출력된 운영 신호를 테스트 방식에 따라 메모리로 공급해주는 것을 특징으로 하는 메모리 테스트 장치.
제1항에 있어서, 상기 어드레스 발생부(3)는, 상기 제어부(1)에서 발생하는 제어 신호를 업/다운 카운터의 입력으로 하여 소정의 어드레스 신호를 발생시키고, 상기 발생된 어드레스 신호를 테스트 주기에 따라 선택하여 메모리에 공급하는 것을 특징으로 하는 메모리 테스트 장치.
제1항에 있어서, 상기 데이터 발생부(4)는, 상기 제어부(1)의 제어 신호에 따라 D플립플롭의 출력에 따라 메모리에 공급되는 데이터 값을 결정하고, 출력된 값을 스크램블부와 버퍼를 거쳐 메모리에 공급하는 것을 특징으로 하는 메모리 테스트 장치.
제1항에 있어서, 상기 비교부(5)는, 상기 데이터 발생부(4)에서 공급되는 데이터 신호와 메모리 셀에서 판독되는 값을 비교하여 에러 발생의 유무를 결정해 주는 것을 특징으로 하는 메모리 테스트 장치.
제1항에 있어서, 상기 리프레시부(6)는, 리프레시 시작 신호(REFST)를 D플립플롭의 입력으로 하고, 반전된 클럭과 상기 D플립플롭의 출력을 AND게이트의 입력으로 하여 두 개의 AND게이트와 인버터로 구성되어 신호의 진행 방향을 결정하고, 상기 결정된 방향에 따라 반 클럭의 리프레시에 필요한 제어 신호를 연속적으로 출력하는 것을 특징으로 하는 메모리 테스트 장치.