KR100267374B1 - 후단 1차원 이산여현변환(dct) 동작제어를 통한 전력소모를절감시키는 2차원 이산여현변환기(dct) - Google Patents

후단 1차원 이산여현변환(dct) 동작제어를 통한 전력소모를절감시키는 2차원 이산여현변환기(dct) Download PDF

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Abstract

본 발명은 후단 1차원 이산여현변환(DCT) 동작제어를 통한 전력소모를 절감하는 2차원 이산여현변환기(DCT)에 관한 것으로, 비디오 압축 부호화와 같은 예측오차를 2차원 이산여현변환(DCT)하여 압축 부호화 하는 경우, 첫번째 1차원 DCT를 수행한 후, 다음 1차원 DCT를 수행할 데이타의 DC 파워(power) 및 AC 파워가 양자화 스텝크기의 제곱보다 작을 경우에는 다음 1차원 DCT동작을 정지시켜, 전체적인 전력을 절감시키는 기술에 관한 것이다.

Description

후단 1차원 이산여현변환(ＤＣＴ) 동작제어를 통한 전력소모를 절감시키는 2차원 이산여현변환기(ＤＣＴ)
본 발명은 후단 1차원 이산여현변환(DCT) 동작제어를 통한 전력소모를 절감하는 2차원 이산여현변환기(DCT)에 관한 것으로, 비디오 압축 부호화와 같은 예측오차를 2차원 이산여현변환(Discrete Cosine Transform : 이하 DCT 라 칭한다)하여 압축 부호화 하는 경우, DCT 연산횟수를 줄여 하드웨어의 전력소모를 줄이는 기술에 관한 것이다.
일반적으로 비디오 압축 부호기에서는 공간방향으로의 중복성을 줄여 영상데이타를 감축하기 위해 2차원 이산여현변환(2 dimensional Discrete Cosine Transform : 이하 2-D DCT 라 칭한다) 을 이용한다.
상기 2-D DCT 는 ITU-T H.261이나 ISO/IEC 엠펙-2(MPEG-2)와 같은 국제표준에서도 대부분 채택되고 있으며, 2-D DCT를 하는 블럭의 크기는 대개 8x8이다.
2-D DCT를 구현할 경우 통상 2-D DCT의 분리(Separability) 특성을 이용하여 도 1과 같이 구현하는데, 이는 먼저 1차원 DCT(1)를 행한 뒤, 그 결과를 행렬전치(2)하고, 이를 다시 1차원 DCT(3)를 수행한 다음 양자화기(4)를 통해 양자화를 수행한다.
그러나, 상기와 같은 DCT는 에너지 압축 효율이 높아 데이타 압축에 큰 효과를 기대할 수 있는 반면, 곱셈연산이 많아 복잡도가 커져 하드웨어나 초고집적회로(VLSI) 등으로 구현하는데 다소 어려움이 따른다.
하지만, 최근 수십년간 곱셈수를 줄이거나 곱셈기를 이용하지 않는 방법에 대한 연구가 많이 진전되어 100Mhz 이상으로 동작하는 DCT의 VLSI 구현이 그리 어렵지 않게 되었다.
DCT를 근간으로 하는 비디오 압축부호기를 구현하면 DCT가 전체 하드웨어 면적의 상당량을 차지하게 된다.
이러한 압축 부호기가 휴대용 기기에 장착될 경우, 동작속도나 성능 뿐만 아니라 전력소모도 상당한 문제가 된다. 전력소모를 줄이려면 동작속도를 낮추어야 하지만, 성능이 떨어지므로 무조건 낮출 수는 없다.
본 발명에서는 상기에 기술한 바와 같은 종래 문제점을 감안하여, 2개의 1차원 DCT를 이용하여 2차원 DCT를 구성할 경우 후단의 1차원 DCT 및 양자화기의 동작을 제어하여 전력소모를 절감시키는 것을 목적으로 한다.
즉, 첫번째 1차원 DCT를 수행한 후, 다음 1차원 DCT를 수행할 데이타의 DC 파워(power) 및 AC 파워가 양자화 스텝크기의 제곱보다 작을 경우에는 다음 1차원 DCT동작을 정지시켜, 전체적인 전력을 절감시키는 것이다.
도 1은 일반적인 분리 특성을 이용한 2차원 DCT 및 양자화기 구조를 나타내는 블럭도.
도 2는 본 발명에 의해 구현된 DCT 및 양자화기 동작정지회로를 이용한 2차원 DCT 및 양자화기 구조를 나타내는 블럭도.
도 3은 도 2의 1차원 DCT 및 양자화기 동작 제어기의 상세 블럭도.
< 도면의 주요부분에 대한 부호의 설명 >
1, 3 : 1차원 DCT 2 : 행렬전치
4 : 양자화기 5 : 파워계산 및 제어기
6 : 먹스 51, 54 : 누산기
52, 53, 56 : DCP 55 : 연산기
57 : 비교기 58 : 지연기
상기와 같은 목적을 달성하기 위한 수단은, 1차원 이산여현변환기(DCT)와; DCT에 의한 결과를 전치시키는 행렬전치와; 이를 다시 1차원 DCT를 수행한 다음 양자화하는 양자화기를 포함하여 구성된 2차원 DCT 구성에 있어서,
2차원 DCT 내의 후단 1차원 DCT 동작을 제어하여 전체 전력소모를 절감시킬 수 있도록;
상기 행렬전치와 후단의 1차원 DCT 사이에서 각 열에 대한 파워를 계산하고, 이 계산한 파워가 양자화기의 양자화 스텝 크기보다 작으면 후단의 1차원 DCT와, 양자화기의 동작을 정지시키는 신호를 출력하는 파워 계산 및 제어기와;
상기 파워계산 및 제어기의 출력에서 동작정지신호가 출력되면 양자화기의 동작이 중지되므로 이의 출력을 '0'로 하기 위해, 파워계산 및 제어기에서 입력되는 '0'출력신호의 입력에 따라 '0'값을 출력하는 먹스수단을 포함하여 구성하는 것을 특징으로 한다.
상술한 목적 및 특징들, 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하며, 종래와 같은 구성은 동일부호를 부여하여 설명한다.
도 2는 본 발명에 의해 구현된 2차원 DCT 및 양자화기의 구성도로, 행렬전치(2)와 후단의 1차원 DCT(3) 사이에서 각 열에 대한 파워를 계산하고, 이 계산한 파워가 양자화기(4)의 양자화 스텝크기보다 작으면 후단의 1차원 DCT(3)를 정지시키는 파워 계산 및 제어기(5)와;
상기 파워계산 및 제어기(5)의 출력에서 동작정지신호가 출력되면 양자화기(4)의 동작이 중지되므로 이의 출력을 '0'로 하기 위해, 파워계산 및 제어기(5)에서 입력되는 '0'출력신호의 입력에 따라 '0'값을 출력하는 먹스(6)를 포함하여 구성하여, DCT 모듈의 전력소모를 줄이는 바, 이의 동작 원리를 설명한다.
첫번째 1차원 DCT에서 행단위로 출력할 경우, 행렬전치(2)에서는 이를 일단 저장하였다가 다시 열단위로 출력한다.
이때 열단위로 출력된 1×N 데이타는 두번째 1차원 DCT(3)를 거친 후 바로 양자화 된다.
행렬전치(2)에서 열단위로 출력된 1×N의 데이타를 Cf(n),n=0..N-1 이라 하고, 그것의 DC값을 DCf 라 할 때, Cf(n)의 DC 파워인 DCP와, AC 파워인 ACP는 다음 식 1과 같이 정의할 수 있다.
<식 1>
Figure 1019970075691_B1_M0001
그리고 원 신호의 파워와의 사이에는 다음 식 2와 같은 관계가 성립한다.
<식 2>
Figure 1019970075691_B1_M0002
한편 Cf(n),n=1..N-1 이 두번째 1차원 DCT(3)를 거쳐 출력된 데이타를 C(n),n=0..N-1 이라 정의하면, 둘 사이의 변환 전과 변환 후의 파워는 보존된다는 'Parseval'의 관계에 의해 다음 식 3과 같은 관계가 성립한다.
<식 3>
Figure 1019970075691_B1_M0003
DCT변환후 계수 C(0)는 입력되는 데이타의 DC 값이므로 DCP 는 다음 식 4가 된다.
<식 4>
Figure 1019970075691_B1_M0004
여기서 MCP를 DCP와 ACP 중 큰 값이라 정의한다면 어떤 계수 C(k), k=0..N-1, 에 대해서도 다음 식 5와 같은 관계가 된다.
<식 5>
MCP ≥ C2(k ) , k = 0..N-1
한편 양자화 과정에서는 최종변환된 계수를 균등 양자화 혹은 비균등 양자화를 행하는 바, 균등 양자화에서는 양자화 간격이 균일하고, 비균등 양자화에서는 작은 값에서는 세밀하게, 큰 값에서는 거칠게 양자화 하는 것이 보통이다.
또한 양자화 후 0의 출력이 많아야 데이타 압축 효과가 커지기 때문에 0 근처에서는 양자화 스텝크기를 통상의 크기의 2배로 하는 경우가 많다.
양자화 후 0으로 매핑되는 계수 값의 범위가 -Qs ~ +Qs 라 할 때, 만일 MCP ≤ QS2 가 되면 어떤 계수 C(n)에 대해서도 ｜C (n)｜≤ QS 가 되어 모든 계수는 0이 되게 된다.
따라서 도 2에서는 행렬 전치 후 1×N의 데이타 Cf(n)를 출력하기 전에 이들의 DCP와 ACP를 구한 후 이 값이 Qs의 제곱보다 작을 경우 후단의 1차원 DCT(3)와 양자화(4) 과정을 생략하고, 바로 양자화기(4)에서 1×N의 0 데이타를 출력하므로써, DCT 및 양자화기 모듈의 불필요한 계산을 없애고 VLSI 등으로 제작시 전력소모를 줄이도록 한다.
이상과 같은 원리를 통해 도 2의 동작 과정을 설명하면, 행렬전치(2)에서 출력된 계수는 양자화기 스텝크기 Qs와 함께 파워 계산 및 제어기(5)에 입력되어, 적절한 연산을 행한 후, 후단의 1차원 DCT(3)와 양자화기(4)를 정지시킬지 동작시킬것인지를 결정한다.
정지시키기로 결정되면 정지신호 출력과 함께, 후단의 먹스(6)에서 0의 값 N개가 출력될 수 있도록 하고, 동작시키려면 계수를 그대로 전달하고, 먹스(6)는 양자화기(4)의 출력을 후단에 전달한다.
도 3은 상기 도 2의 파워 계산 및 제어기의 상세 구조를 나타내는 도면으로, DCT(1)로 부터 출력된 Cf(n),n=0..N-1, 을 입력받아 이를 모두 더하는 제 1 누산기(51)와;
상기 제 1 누산기(51)에서 출력된 합을 제곱하는 제 1 DCP(52)와;
DCT(1)로 부터 출력된 Cf(n),n=0..N-1, 을 입력받아 이의 각각을 제곱하는 제 2 DCP(53)와;
상기 제 2 DCP(53)에서 출력된 제곱의 값을 합하는 제 2 누산기(54)와;
상기 제 2 누산기(54)에서 제 1 DCP(52)의 값을 감하여 ACP 를 구하는 연산기(55)와;
양자화기(6)에서 입력된 양자화 계수를 제곱시키는 제 3 DCP(56)와;
상기 제 1 DCP(52)에서 출력된 DCP 값과, 연산기(55)에서 출력된 ACP 중 큰 값을 MCP로 설정하고, 이 MCP를 상기 제 3 DCP(56)에서 출력된 QS2 값과 비교하여, 이 QS2 값이 크면 DCT(3) 및 양자화기(4) 동작정지 신호를 출력하고, 그렇지 않으면 동작신호를 출력하는 비교기(57); 및
상기 비교기(57)에서 출력되는 동작신호에 따라 지연된 Cf(n)값을 출력하는 지연기(58)를 포함하여 구성된다.
상기와 같이 구성된 제어기(5)의 동작을 설명하면, 제어기(5)에서는 Cf(n),n=0..N-1, 을 받아 이를 모두 더한 합의 제곱 DCP와 , 각각을 제곱하여 더한 제곱의 합을 구한다. 그리고 제곱의 합에서 합의 제곱을 빼서 ACP를 구한다.
이어 비교기(56)에서는 ACP와 DCP중 큰 값 MCP를 구하고, MCP를 QS2 과 비교하여, QS2 값이 크면 DCT(3)및 양자화기(4) 동작정지 신호를 출력하여, DCT(3)와 양자화기(4)의 동작을 정지시키고, 그렇지 않으면 동작신호를 상기 지연지(58)로 출력하여 지연된 Cf(n)값을 출력하도록 한다.
이와 같이 DCT에 입력되는 DCP 및 ACP가 양자기 스텝크기의 제곱보다 작은 경우는 동영상 부호화시 움직임 예측 부호화를 적용할 때, 움직임 예측이 비교적 잘 되었을 경우 많은 입력 데이터가 0에 가까운 값을 갖는 경우가 많아 실제로 발생확률이 상당히 높다.
이상에서 상세히 설명한 바와 같이 본 발명은 비디오 압축 부호화의 구현에서 2개의 1차원 DCT를 이용하여 2차원 DCT를 구성할 경우 후단의 1차원 DCT 및 양자기의 동작을 제어하여 전력소모를 절감시키므로써, 경제적인 잇점을 수반한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

1차원 이산여현변환기(DCT)와; DCT에 의한 결과를 전치시키는 행렬전치와; 이를 다시 1차원 DCT를 수행한 다음 양자화하는 양자화기를 포함하여 구성된 2차원 DCT 구성에 있어서,
2차원 DCT 내의 후단 1차원 DCT 동작을 제어하여 전체 전력소모를 절감시킬 수 있도록;
상기 행렬전치와 후단의 1차원 DCT 사이에서 각 열에 대한 파워를 계산하고, 이 계산한 파워가 양자화기의 양자화 스텝 크기보다 작으면 후단의 1차원 DCT와, 양자화기의 동작을 정지시키는 신호를 출력하는 파워 계산 및 제어기와;
상기 파워계산 및 제어기의 출력에서 동작정지신호가 출력되면 양자화기의 동작이 중지되므로 이의 출력을 '0'로 하기 위해, 파워계산 및 제어기에서 입력되는 '0'출력신호의 입력에 따라 '0'값을 출력하는 먹스수단을 포함하여 구성하는 것을 특징으로 하는 후단 1차원 이산여현변환(DCT) 동작제어를 통한 전력소모를 절감시키는 2차원 이산여현변환기(DCT).
제 1항에 있어서,
상기 파워 계산 및 제어기는 DCT로 부터 출력된 값을 입력받아 이를 모두 더하는 제 1 누산기와;
상기 제 1 누산기에서 출력된 합을 제곱하는 제 1 DCP와;
DCT로 부터 출력된 값을 입력받아 이의 각각을 제곱하는 제 2 DCP와;
상기 제 2 DCP에서 출력된 제곱의 값을 합하는 제 2 누산기와;
상기 제 2 누산기에서 제 1 DCP의 값을 감하여 ACP 를 구하는 연산기와;
양자화기에서 입력된 양자화 계수를 제곱시키는 제 3 DCP와;
상기 제 1 DCP에서 출력된 DCP 값과, 비교기에서 출력된 ACP 중 큰 값을 MCP로 설정하고, 이 MCP를 상기 제 3 DCP에서 출력된 QS2 값과 비교하여, 이 QS2 값이 크면 DCT 및 양자화기 동작정지 신호를 출력하고, 그렇지 않으면 동작신호를 출력하는 비교기; 및
상기 비교기에서 출력되는 동작신호에 따라 지연된 값을 출력하는 지연기를 포함하여 구성하는 것을 특징으로 하는 후단 1차원 이산여현변환(DCT) 동작제어를 통한 전력소모를 절감시키는 2차원 이산여현변환기(DCT).
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