JP2008501250A - 第１の変換カーネルに基づく入力ビデオを第２の変換カーネルに基づく出力ビデオにトランスコードする方法、及び入力形式を有する入力ビデオを出力形式を有する出力ビデオに変換するトランスコーダ - Google Patents

Abstract

【課題】方法及びシステムは、第１の変換カーネルに基づく入力ビデオを第２の変換カーネルに基づく出力ビデオにトランスコードする。
【解決手段】第１の変換カーネルと第２の変換カーネルは異なり、トランスコーディングは完全に変換領域で行われる。１つの変換カーネル行列の係数を求める。次に、この１つの変換カーネル行列のみを用いて入力ビデオの入力係数を出力ビデオの出力係数に変換する。入力ビデオはＤＣＴ係数に基づくものとすることができ、出力ビデオはＨＴ係数に基づくものとすることができる。別法として、入力ビデオはＨＴ係数に基づくものとすることができ、出力ビデオはＤＣＴ係数に基づくものとすることができる。さらに、出力ビデオの空間分解能を入力ビデオよりも低くすることができる。

Description

本発明は、包括的には圧縮ビデオのトランスコーディングに関し、より具体的には、異なる変換カーネルに基づく圧縮ビデオのトランスコーディングに関する。

ＭＰＥＧ−２は、ISO/IECのMotion Picture Expert Group (MPEG)が開発したビデオ符号化規格である。これは、現在最も広く使用されているビデオ符号化規格である。その用途には、デジタルテレビ放送、直接衛星放送、ＤＶＤ、ビデオ監視等がある。ＭＰＥＧ−２及び様々な他のビデオ符号化規格で用いられる変換は、離散コサイン変換（ＤＣＴ）である。したがって、ＭＰＥＧ符号化ビデオはＤＣＴ係数を用いる。

Ｈ．２６４／ＡＶＣ規格に従う高度なビデオ符号化は、ＭＰＥＧ−２を含む以前の規格よりも大幅に圧縮効率を高めることを目的とする。この規格には、効率的なビデオ記憶、ビデオ会議、及びデジタル加入者リンク（ＤＳＬ）によるビデオ放送を含む広範な用途が見込まれる。ＡＶＣ規格は、複雑度の低い整数変換（以下、ＨＴと呼ぶ）を用いる。したがって、符号化ＡＶＣビデオはＨＴ係数を用いる。

Ｈ．２６４／ＡＶＣの例えばモバイル放送への導入に伴い、ＭＰＥＧ−２形式のビデオをＨ．２６４／ＡＶＣ形式のビデオに変換することが必要とされている。これにより、より効率的なネットワーク送信及び記憶が可能になる。さらに、従来のＭＰＥＧ−２機器が後出のＨ．２６４／ＡＶＣ形式に従って符号化されたビデオを処理できるよう、Ｈ．２６４／ＡＶＣビデオからＭＰＥＧ−２ビデオに変換することも必要とされている。

トランスコーダは、入力形式の符号化入力ビデオを単純に復号化して、元のビデオの画素を復元（reconstruct）した後、復号化したビデオを出力形式に再符号化する。これを画素領域におけるトランスコーディングと呼ぶ。この画素領域におけるトランスコーディングを用いる場合、変換係数を元の形式から目的の形式にマッピングしなければならない。

図１は従来技術による、変換係数のＭＰＥＧ−２形式からＨ．２６４／ＡＶＣ形式への画素領域における変換、すなわちＤＣＴ−ＨＴ変換を示す。入力は８×８のＤＣＴ係数ブロック（Ｘ）１０１である。逆ＤＣＴ（ＩＤＣＴ）１１０をブロック１０１に適用して、８×８の元の画素ブロック（ｘ）１０２を復元する。

８×８の画素ブロック１０２を４つの４×４ブロック（ｘ_１、ｘ_２、ｘ_３、ｘ_４）１０３に等分する。４つのブロック１０３をそれぞれ、対応するＨＴ１２０に送り、４つの４×４の変換係数ブロックＹ_１、Ｙ_２、Ｙ_３及びＹ_４１０４を生成する。４つの変換係数ブロックを結合して、１つの８×８ブロック（Ｙ）１０５を形成する。これをビデオの全ブロックについて繰り返す。

図２は、変換係数のＡＶＣ形式からＭＰＥＧ形式への画素領域における変換、すなわちＨＴ−ＤＣＴ変換を示す。４つの４×４のＨＴ係数ブロックＹＹ_１、ＹＹ_２、ＹＹ_３及びＹＹ_４２０１にそれぞれ逆ＨＴ２１０を施し、４つの４×４の画素ブロックｘｘ_１、ｘｘ_２、ｘｘ_３及びｘｘ_４を生成し、これらを結合して、１つの８×８の画素ブロック２０２を形成する。次に、画素ブロックｘｘをスケーリング２２０して、ＤＣＴ２３０を施し、８×８のＤＣＴ係数ブロック（ＸＸ）２０３を生成する。これをビデオの全ブロックについて繰り返す。

トランスコーディングは完全に圧縮領域又は変換領域で行うことが望ましい。そうすることで、画素の復元が回避される。変換領域におけるトランスコーディングは、完全な復号化及び再符号化が不要となるため、従来技術による画素領域におけるトランスコーディングよりも効率を高めることができる。

変換領域におけるトランスコーディングは、入力ビデオ形式及び出力ビデオ形式の入力変換係数及び出力変換係数間での変換を必要とする。この変換は、入力形式と出力形式が同じである場合、両形式が同じ変換カーネルに基づくため、ほとんど問題にならない。

しかし、これまでのところ、異なる変換カーネルに基づく変換係数を直接変換する方法は存在しないため、異なる変換カーネルを有する異なる入力形式及び出力形式間の変換領域におけるトランスコーディングは不可能であった。

したがって、異なる変換カーネルを有するビデオの変換係数間の直接変換を提供することが必要とされている。

本発明は、第１の変換カーネルに基づく入力ビデオを第２の変換カーネルに基づく出力ビデオにトランスコードする。第１の変換カーネルと第２の変換カーネルは異なり、トランスコーディングは完全に変換領域で行われる。１つの変換カーネル行列の係数を求める。次に、この１つの変換カーネル行列のみを用いて入力ビデオの入力係数を出力ビデオの出力係数に変換する。

入力ビデオはＤＣＴ係数に基づくものとすることができ、出力ビデオはＨＴ係数に基づくものとすることができる。別法として、入力ビデオはＨＴ係数に基づくものとすることができ、出力ビデオはＤＣＴ係数に基づくものとすることができる。さらに、出力ビデオの空間分解能を入力ビデオよりも低くすることができる。

本発明は、第１の変換カーネルに基づく入力ビデオ形式を第２の変換カーネルに基づく出力ビデオ形式にトランスコードする方法及びシステムを提供し、第１の変換カーネルと第２の変換カーネルは異なり、トランスコーディングは完全に変換領域で行われる。このようなトランスコーディングは、ＭＰＥＧ−２形式及びＨ．２６４／ＡＶＣ形式間のトランスコーディングに適用することができる。

本明細書では、直接ＤＣＴ−ＨＴ変換方法、直接ＨＴ−ＤＣＴ変換方法、及びより低い分解能へのダウンサンプリングを伴う直接ＤＣＴ−ＨＴ変換方法を記載する。さらに、これらの様々な変換を計算するための高速アルゴリズム及び整数近似を記載する。

本明細書では、これらの変換の各々を使用するいくつかのトランスコーディングシステムを記載する。

ＤＣＴ−ＨＴ変換
図３は、変換領域におけるＤＣＴからＨＴへの変換係数の変換を示す。ＭＰＥＧ形式の入力ビデオの入力ＤＣＴ係数（Ｘ）３０１にＳ変換３１０を適用して、ＡＶＣ形式の出力ビデオの出力ＨＴ係数（Ｙ）３０２を生成する。

Ｓ変換は、８×８行列である変換カーネル行列Ｓにより次のように表すことができる。

ここで、Ｓ^ＴはＳの転置である。この変換をＳ変換と呼び、以下でさらに詳述する。

導出において使用する表記は以下の通りである。
Ｘ − ８×８行列の形式の入力ＤＣＴ係数
Ｙ − ８×８行列の形式の出力ＨＴ係数
Ｙ_１、Ｙ_２、Ｙ_３、Ｙ_４ − Ｙの４つの４×４サブブロック
ｘ − ＸのＩＤＣＴ
ｘ_１、ｘ_２、ｘ_３、ｘ_４ − ｘの４つの４×４サブブロック
× − 乗算
（●）^Ｔ − 行列転置
Ｈ − Ｈ．２６４／ＡＶＣ変換カーネル行列

Ｔ_８ −８×８のＤＣＴ変換カーネル行列

Ｓ変換の導出を以下で説明する。

ｘ_１、ｘ_２、ｘ_３、及びｘ_４のＨＴ変換はＹ_１、Ｙ_２、Ｙ_３、及びＹ_４である。すなわち、次のように表すことができる。

である場合、式（３．１）〜（３．４）を次の１つの式に書き換えることができる。

ここで、ｘはＸのＩＤＣＴである。すなわち、次のように表すことができる。

すると、次式が導かれる。

式（６）を式（１）と比較すると、次式が得られる。

直接ＤＣＴ−ＨＴ変換は式（１）によって与えられ、その変換カーネル行列Ｓを小数点第４位で丸めたものを以下に示す。

ＨＴ−ＤＣＴ変換
図４は、ＨＴ係数ＹＹ３０２からＤＣＴ係数ＸＸ３０１への直接マッピングによる、変換領域におけるＨＴからＤＣＴへの係数マッピングを示す。このマッピングは、ＹＹからＸＸへの変換４１０として次のように表される。

この変換を本発明ではＲ変換と呼ぶ。

Ｒ変換はＳ変換の逆変換ではない。すなわち、行列Ｒは、Ｓの逆行列である行列Ｓ^−１には等しくない。この理由は、逆ＨＴの変換カーネル行列がＨＴ変換カーネル行列Ｈの逆行列ではなく、整数での実施を容易にするようにＨ^−１をスケーリングしたものであるためである。したがって、本発明では、この区別を保つために、逆Ｓ変換ではなくＲ変換を用いる。

以下は、いくつかの追加表記である。
ＹＹ − ８×８行列の形式の入力ＨＴ係数
ＸＸ − ８×８行列の形式の出力ＤＣＴ係数
ＹＹ_１、ＹＹ_２、ＹＹ_３、ＹＹ_４ − ＹＹの４つの４×４サブブロック
ｘｘ_１、ｘｘ_２、ｘｘ_３、ｘｘ_４ − ４×４行列である、ＹＹ_１、ＹＹ_２、ＹＹ_３及びＹＹ_４の逆ＨＴ
ｘｘ − ｘｘ_１、ｘｘ_２、ｘｘ_３及びｘｘ_４から結合したもの

Ｒ変換の導出を以下で説明する。

（〜）Ｈ_ｉｎｖを逆ＨＴ変換カーネル行列とする。（なお、（〜）Ｈは、Ｈの上に〜があることを表す。）すなわち、次のように表すことができる。

すると、次式が導かれる。

逆ＨＴとＤＣＴの間の「スケーリング」演算は、除算演算で近似することができる。したがって、次式が得られる。

式（１２）を式（８）と比較することによって、次式が得られる。

直接ＨＴ−ＤＣＴ変換は式（８）によって与えられ、その変換カーネル行列Ｒを小数点第４位で丸めたものを以下に示す。

高速ＤＣＴ−ＨＴ変換
Ｓのスパース性及び対称性を利用して、Ｓ変換の高速計算を行うことができる。値ａ、．．．、ｓを

とすると、次式が得られる。

式（１）によって示唆されるように、２ＤのＳ変換は分離可能な（separable）変換である。したがって、これは、１Ｄ変換（すなわち、列変換とそれに続く行変換）により達成することができる。よって、本明細書では、１Ｄ変換の計算のみを説明した。

ｚを８点の列ベクトルとし、行列Ｚをｚの１ＤのＳ変換とする。以下のステップは、Ｚをｚから効率的に求める方法を提供する。

図５は、上述のような値ａ、．．．、ｓを用いたこの方法のステップを示す。

この方法は、２２回の乗算及び２２回の加算を必要とする。その結果、２ＤのＳ変換は、３５２（１６×２２）回の乗算及び３５２（１６×２２）回の加算を必要とし、合計で７０４回の演算となる。

図１に示すような画素領域における実施態様は、１回のＩＤＣＴ変換及び４回のＨＴ変換を含む（W.H. Chen、C.H. Smith、及びS.C. Fralick著「A Fast Computational Algorithm for the Discrete Cosine Transform」（IEEE Trans. on Communications, Vol. COM-25, pp. 1004-1009, 1997）を参照）。この実施態様は、しばしば基準（reference）ＩＤＣＴと呼ばれ、２５６（１６×１６）回の乗算及び４１６（１６×２６）回の加算を必要とする。各ＨＴ変換は１６（２×８）回のシフト及び６４（４×４）回の加算を必要とする。４回のＨＴ変換は６４回のシフト及び２５６回の加算を必要とする。その結果、画素領域における処理の全計算要件は、２５６回の乗算、６４回のシフト及び６７２回の加算となり、合計で９９２回の演算となる。

したがって、本発明による高速Ｓ変換は、従来技術による画素領域における実施態様と比較した場合、演算を約３０％削減する。さらに、Ｓ変換はたった２段階で実施することができる一方で、従来技術による、基準ＩＤＣＴを用いた画素領域における処理は６段階を必要とする。

高速ＨＴ−ＤＣＴ変換
Ｓ変換の場合と同様に、

とすると、次式が得られる。

式（８）から分かるように、この２ＤのＲ変換も分離可能である。これは、１Ｄ変換（すなわち、列変換とそれに続く行変換）により計算することができる。したがって、本明細書では、１Ｄ変換の計算のみを示す。ＺＺを８点の列ベクトルとし、ｚｚをＺＺの１ＤのＲ変換とする。以下のステップは、ＺＺからｚｚを求める方法のものである。

図６は、この方法のフローグラフ表現を示す。これは実際には、図５と同じノード及び連結を有するが、逆のフロー方向及び異なる利得を有する。したがって、Ｒ変換の複雑度はＳ変換と同じである。

高速ＤＣＴ−ＨＴ変換の整数近似
浮動小数点演算は通常、整数演算よりも実施費用が高い。したがって、本発明は、Ｓ変換の整数近似も提供する。

Ｓに２のべき乗である整数を乗算し、整数変換カーネル行列を使用して、整数演算を用いて演算を行う。次に、結果として得られる係数をシフトによりスケールダウンする。ビデオトランスコーディング用途では、シフト演算は量子化中に吸収させることができる。したがって、整数演算を使用するために追加の計算は必要ない。

大きな整数を選択するほど、高い精度を達成することができる。多くの用途において、数は、トランスコーディングを行うマイクロプロセッサにより制限される。本明細書では、３２ビット演算を用いて計算を行うことができ、ほとんどのマイクロプロセッサの能力範囲内である数の選択方法を説明する。

ＤＣＴ−ＨＴ変換の場合、ＤＣＴ係数は［−２０４８〜２０４７］の範囲にある。このダイナミックレンジは４０９６であり、表現に１２ビットを要する。２ＤのＳ変換の利得は多くても４２であり、これはｌｏｇ_２（４２）＝５．４ビットを要する。したがって、最終的なＳ変換の結果を表現するには１７．４ビットが必要となる。３２ビット演算を使用できるようにするために、スケーリングファクタを（２^{（３２−１７．４）}）の平方根よりも小さくする。２のべき乗でこの条件を満たす最大の整数は１２８である。

したがって、整数変換カーネル行列は次のようになる。

ＳＩをＳと比較すると、ゼロ要素の数及び対称性は変わっていないことに気付く。したがって、値ａ〜ｓを行列Ｓの代わりに行列ＳＩの対応する要素に交換すれば、Ｓ変換について導出した方法及びフローグラフを整数近似にも適用することができる。

高速ＨＴ−ＤＣＴ変換の整数近似
本発明は、Ｒ変換の方法の整数近似も提供する。Ｒに２のべき乗である整数を乗算し、整数変換カーネルを使用して、整数演算を用いて演算を行う。次に、結果として得られる係数をシフトによりスケールダウンする。

ＨＴ−ＤＣＴ変換の場合、ＨＴ係数のダイナミックレンジは１２ビットである。２ＤのＲ変換の利得は多くても０．３４１６であり、これは実際には、ダイナミックレンジを１１ビットに減らす。３２ビット演算を使用できるようにするために、スケーリングファクタを（２^{（３１−１１）}）の平方根よりも小さくしなければならない。２のべき乗でこの条件を満たす最大の整数は１０２４である。

したがって、整数変換カーネル行列は次のようになる。

ＲＩをＲと比較すると、ゼロ要素の数及び対称性は変わっていないことに気付く。したがって、値ａａ〜ｓｓを行列Ｒの代わりに行列ＲＩの対応する要素に交換すれば、Ｒ変換について導出した方法及びフローグラフを整数近似にも適用することができる。

ＤＣＴ−ＨＴダウンサンプリング変換
空間分解能の低下を伴うＭＰＥＧ−２からＨ．２６４／ＡＶＣへのトランスコーディングの場合、ダウンサンプリングを伴うＤＣＴ−ＨＴ係数変換が役立つ。

図７は、従来技術によるダウンサンプリングを伴う画素領域におけるＤＣＴからＨＴへの係数変換の図を示す。左上の４×４ブロック７０１、すなわち入力ＤＣＴ係数７０２の低周波係数Ｘ_１に逆ＤＣＴ変換７１０を施して、４×４の画素ブロックｘ_１７０３を生成し、次にこれにＨＴ変換７２０を施して、ＨＴ係数ブロックＹ_ｄ７０４を生成する。

図８は、ダウンサンプリングを伴う変換領域におけるＤＣＴ−ＨＴ変換、及び８×８ブロックであるＤＣＴ係数Ｘの、４×４ブロックであるＨＴ係数Ｙ_ｄへの変換を示す。画素領域と同様に、Ｘ８０２の左上の４×４ブロックＸ_１８０１のみを用い、他の３つのブロックは全て廃棄する。ＤＣＴ−ＨＴダウンサンプリング変換は、４×４行列である変換カーネル行列Ｓ_ｄを用いたＸ_１からＹ_ｄ８０３への変換８１０として次のように表すことができる。

この変換をＳ_ｄ変換と呼び、以下でさらに詳述する。

導出において用いるいくつかの表記は次の通りである。
Ｘ − ８×８行列である入力ＤＣＴ係数
Ｙ_ｄ − ４×４行列である目標ＨＴ係数
Ｘ_１、Ｘ_２、Ｘ_３、Ｘ_４ − Ｘの４つの４×４サブブロック
ｘ_１ − Ｘ_１のＩＤＣＴ
Ｔ_４ − ４×４のＤＣＴ変換カーネル行列

Ｓ_ｄ変換の導出を以下に記載する。

Ｘ_１の逆ＤＣＴはｘ_１である。すなわち、次のように表すことができる。

ｘ_１のＨＴ変換はＹ_ｄである。すなわち、次のように表すことができる。

式（１５）を式（１４）と比較すると、次式が得られる。

ダウンサンプリングＤＣＴ−ＨＴ変換は式（１４）によって与えられ、その変換カーネル行列Ｓ_ｄを小数点第４位で丸めたものを以下に示す。

Ｓ変換と同じ原理に従って、対称性及び変換カーネル行列Ｓ_ｄのスパース性に基づく方法を導出する。

図９は、１ＤのＳ_ｄ変換方法のフローグラフを示す。この２Ｄ変換も分離可能であるため、１Ｄ変換を用いて実施することができる。

ＤＣＴ係数は１２ビットのダイナミックレンジを持つ。２ＤのＳ_ｄ変換の利得は多くて１１．４２であり、これはダイナミックレンジを１５．５２ビットに増やす。３２ビット演算を使用できるようにするために、スケーリングファクタを（２^{（３２−１５．５２）}）の平方根よりも小さくしなければならない。２のべき乗でこの条件を満たす最大の整数は２５６である。

したがって、３２ビット演算を考慮した整数変換カーネル行列が以下のように与えられる。

Ｓ_ｄ変換方法は、値α〜γを行列Ｓ_ｄの代わりに行列ＳＩ_ｄの対応する要素に交換すれば、整数近似にも適用可能である。

トランスコーディング
図１０Ａ〜図１０Ｃは、本発明において説明する変換を用いてイントラフレームをトランスコードする方法を示す。

図１０Ａは、入力ＭＰＥＧ−２形式１００１から出力Ｈ．２６４／ＡＶＣ形式１００２へのイントラフレームトランスコーディングのブロック図を示す。入力をエントロピー復号化１００３及び逆量子化１００４して、ＤＣＴ係数を復元する。このＤＣＴ係数を、Ｓ変換３１０を用いてＨＴ係数に変換する。次に、このＨＴ係数に量子化１００５及びエントロピー符号化１００６を施し、出力Ｈ．２６４／ＡＶＣビットストリーム１００２を生成する。

図１０Ｂは、入力Ｈ．２６４／ＡＶＣ形式１０１１から出力ＭＰＥＧ−２形式１０１２へのイントラフレームトランスコーディングのブロック図を示す。入力をエントロピー復号化１０１３及び逆量子化１０１４して、ＨＴ係数を復元する。このＨＴ係数を、Ｒ変換４１０を用いてＤＣＴ係数に変換する。次に、このＤＣＴ係数に量子化１０１５及びエントロピー符号化１０１６を施し、出力ＭＰＥＧ−２ビットストリーム１０１２を生成する。

図１０Ｃは、入力ＭＰＥＧ−２形式１０２１から空間分解能のより低い出力Ｈ．２６４／ＡＶＣ形式１０２２へのイントラフレームトランスコーディングのブロック図を示す。入力をエントロピー復号化１０２３及び逆量子化１０２４して、ＤＣＴ係数を復元する。次に、このＤＣＴ係数を、Ｓ_ｄ変換８１０を用いて空間分解能のより低いＨＴ係数に変換する。このＨＴ係数に、量子化１０２５及びエントロピー符号化１０２６を施し、出力Ｈ．２６４／ＡＶＣビットストリーム１０２２を生成する。

本発明を、好ましい実施形態の例として記載してきたが、本発明の精神及び範囲内で様々な他の適応及び変更を行ってもよいことが理解される。したがって、添付の特許請求の範囲の目的は、本発明の真の精神及び範囲に入るそのような変形及び変更をすべて網羅することである。

従来技術による画素領域におけるＤＣＴ−ＨＴ変換のブロック図である。 従来技術による画素領域におけるＨＴ−ＤＣＴ変換のブロック図である。 本発明による変換領域におけるＤＣＴ−ＨＴ変換のブロック図である。 本発明による変換領域におけるＨＴ−ＤＣＴ変換のブロック図である。 本発明による１Ｄ変換領域におけるＤＣＴ−ＨＴ変換の１実施形態のフローグラフである。 本発明による１Ｄ変換領域におけるＨＴ−ＤＣＴ変換の１実施形態のフローグラフである。 従来技術によるダウンサンプリングを伴う画素領域におけるＤＣＴ−ＨＴ変換の図である。 本発明によるダウンサンプリングを伴う変換領域におけるＤＣＴ−ＨＴ変換の図である。 本発明によるダウンサンプリングを伴う１Ｄ変換領域におけるＤＣＴ−ＨＴ変換の１実施形態のフローグラフである。 本発明によるＤＣＴ−ＨＴ変換を用いた、入力ＭＰＥＧ−２形式から出力Ｈ．２６４／ＡＶＣ形式へのトランスコーディングのブロック図である。 本発明によるＨＴ−ＤＣＴ変換を用いた、入力Ｈ．２６４／ＡＶＣ形式から出力ＭＰＥＧ−２形式へのトランスコーディングの図である。 本発明による空間分解能の低下を伴うＤＣＴ−ＨＴ変換を用いた、入力ＭＰＥＧ−２形式から空間分解能のより低い出力Ｈ．２６４／ＡＶＣ形式へのトランスコーディングの図である。

Claims (10)

1. 第１の変換カーネルに基づく入力ビデオを第２の変換カーネルに基づく出力ビデオにトランスコードする方法であって、
   前記第１の変換カーネルと前記第２の変換カーネルは異なり、
   １つの変換カーネル行列の係数を求めること、
   及び
   前記１つの変換カーネル行列のみを用いて完全に変換領域で前記入力ビデオの入力係数を前記出力ビデオの出力係数に変換すること
   を含む方法。
2. 前記入力ビデオは、ＤＣＴ係数に基づき、前記出力ビデオは、ＨＴ係数に基づく
   請求項１記載の方法。
3. 前記入力ビデオは、ＨＴ係数に基づき、前記出力ビデオは、ＤＣＴ係数に基づく
   請求項１記載の方法。
4. 前記入力ビデオは、ＭＰＥＧ−２符号化形式を有し、前記出力ビデオは、ＡＶＣ符号化形式を有する
   請求項１記載の方法。
5. 前記入力ビデオは、ＡＶＣ符号化形式を有し、前記出力ビデオは、ＭＰＥＧ−２符号化形式を有する
   請求項１記載の方法。
6. 変換中に空間分解能を下げることをさらに含む
   請求項１記載の方法。
7. 前記１つの変換カーネル行列の前記係数を整数値で近似することをさらに含む
   請求項１記載の方法。
8. 前記１つの変換カーネル行列の前記係数をスケーリングすること、
   及び
   前記スケーリングした係数を丸めることをさらに含む
   請求項７記載の方法。
9. 前記入力ビデオはイントラフレームを有し、
   前記入力ビデオの前記イントラフレームをエントロピー復号化すること、
   前記復号化したイントラフレームを逆量子化して、前記入力係数を復元すること、
   前記出力係数を量子化すること、
   及び
   前記量子化された出力係数をエントロピー符号化し、前記出力ビデオのイントラフレームを生成することをさらに含む
   請求項１記載の方法。
10. 入力形式を有する入力ビデオを出力形式を有する出力ビデオに変換するトランスコーダであって、
    前記入力形式と前記出力形式は異なり、
    １つの変換カーネル行列と、
    及び
    前記１つの変換カーネル行列のみを用いて完全に変換領域で前記入力ビデオの入力係数を前記出力ビデオの出力係数にマッピングする手段と
    を備えるトランスコーダ。

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