KR100266640B1 - 반송파위상에러보상장치 - Google Patents

반송파위상에러보상장치 Download PDF

Info

Publication number
KR100266640B1
KR100266640B1 KR1019970064999A KR19970064999A KR100266640B1 KR 100266640 B1 KR100266640 B1 KR 100266640B1 KR 1019970064999 A KR1019970064999 A KR 1019970064999A KR 19970064999 A KR19970064999 A KR 19970064999A KR 100266640 B1 KR100266640 B1 KR 100266640B1
Authority
KR
South Korea
Prior art keywords
signal
carrier
receives
mixer
delay
Prior art date
Application number
KR1019970064999A
Other languages
English (en)
Other versions
KR19990046854A (ko
Inventor
김진욱
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019970064999A priority Critical patent/KR100266640B1/ko
Publication of KR19990046854A publication Critical patent/KR19990046854A/ko
Application granted granted Critical
Publication of KR100266640B1 publication Critical patent/KR100266640B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • H03D7/16—Multiple-frequency-changing
    • H03D7/165—Multiple-frequency-changing at least two frequency changers being located in different paths, e.g. in two paths with carriers in quadrature
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
    • H03D2200/0041—Functional aspects of demodulators
    • H03D2200/0045—Calibration of demodulators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
    • H03D2200/0041—Functional aspects of demodulators
    • H03D2200/0066—Mixing
    • H03D2200/0078—Mixing using a switched phase shifter or delay line

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

본 발명은 반송파 위상 에러 보상장치에 관한 것으로, 종래에는 반송파가 정확히 90
Figure pat00001
위상차이가 나지않고 위상에러가 존재할 경우 입력신호를 변복조하면 불필요한 오프셋전압으로 인해 신호의 왜곡을 초래할 수 있는 문제점이 있었다. 따라서, 본 발명은 반송파의 위상에러를 내부적으로 보상하여 반송파의 위상차이가 정확히 90

Description

반송파 위상 에러 보상장치{CARRIER WAVE PHASE ERROR COMPENSATION APPARATUS}
본 발명은 반송파 위상 에러 보상장치에 관한 것으로, 특히 두 개의 위상을 가진 반송파를 이용하는 변복조시스템에서 발생하는 위상에러를 감지하여 이를 내부적으로 보상할 수 있도록 한 반송파 위상 에러 보상장치에 관한 것이다.
도1은 종래 반송파 위상 에러 보상장치의 구성을 보인 블록도로서, 이에 도시된 바와같이 반송파(
Figure pat00003
)를 발진하는 로컬 오실레이터(10)와; 상기 로컬 오실레이터(10)의 반송파(
Figure pat00004
)를 입력받아 이를 90
Figure pat00005
만큼 시프트하는 위상시프터(12)와; 상기 위상시프터(12)로부터 신호(
Figure pat00006
)를 입력받아 이를 제1 입력신호(I1(t))와 믹싱하는 제1 믹서(11)와; 상기 로컬 오실레이터(10)로부터 신호(
Figure pat00007
)를 입력받아 이를 제2 입력신호(I2(t))와 믹싱하는 제2 믹서(13)로 구성되며, 이와같은 종래 장치의 동작을 설명한다.
먼저, 위상시프터(12)는 로컬 오실레이터(10)에서 발생한 반송파(
Figure pat00008
)를 입력받아 이를 90
Figure pat00009
만큼 시프트한 신호(
Figure pat00010
)를 출력하고, 이때 제1 믹서(11)는 상기 위상시프터(12)로부터 시프트된 신호(
Figure pat00011
)를 입력받아 이를 제1 입력신호(I1(t))와 믹싱하여 출력하며, 또한 제2 믹서(13)는 상기 로컬 오실레이터(10)로부터 발생한 반송파(
Figure pat00012
)를 입력받아 이를 믹싱하여 출력한다.
즉, 제1,제2 입력신호(I1(t),I2(t))는 반송파(
Figure pat00013
) 주파수 만큼 업/다운 변환되는데 사인(SIN)과 코사인(COS)의 직교 성질을 이용하여 원래의 데이터를 복구한다.
그러나, 상기와 같이 동작하는 종래 장치는 반송파가 정확히 90
Figure pat00014
위상차이가 나지않고 위상에러가 존재할 경우 입력신호를 변복조하면 불필요한 오프셋전압으로 인해 신호의 왜곡을 초래할 수 있는 문제점이 있었다.
따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 두 개의 위상을 가진 반송파를 이용하는 변복조시스템에서 발생하는 위상에러를 감지하여 이를 내부적으로 보상할 수 있도록 한 반송파 위상 에러 보상장치를 제공함에 그 목적이 있다.
도1은 종래 반송파 위상 에러 보상장치의 구성을 보인 블록도.
도2는 본 발명 반송파 위상 에러 보상장치의 구성을 보인 블록도.
도3은 도2에 있어서, 검출부의 구성을 보인 블록도.
도4는 도2에 있어서, 지연부의 구성을 보인 블록도.
*****도면의 주요부분에 대한 부호의 설명*****
10:로컬 오실레이터 11,13,20:믹서
12:위상시프터 21:로우패스필터
22:레벨시프터 23:적분기
24:합성기 25:아나로그/디지털변환기
26:검출부 27:지연부
상기와 같은 목적은 반송파를 발생하는 로컬 오실레이터와; 상기 로컬 오실레이터로부터 반송파를 입력받아 그 반송파의 위상을 90도 만큼 시프팅하는 위상시프터와; 상기 로컬 오실레이터로부터 반송파를 입력받아 이를 제2 입력신호와 승산하여 믹싱하는 제2 믹서와; 상기 위상시프터로부터 시프트된 신호를 입력받아 이를 로컬 오실레이터로부터 발생된 신호와 승산하여 믹싱하는 믹서와; 상기 믹서로부터 승산신호를 입력받아 이를 로우 패스 필터링하는 로우패스필터와; 상기 로우패스필터로부터 필터링된 신호를 입력받아 그 신호의 레벨을 시프트하는 레벨시프터와; 상기 레벨시프터로부터 출력된 신호를 입력받아 이를 적분하는 적분기와; 상기 로컬 오실레이터로부터 반송파를 입력받아 그 반송파의 위상 에러인 직류값을 검출하는 검출부와; 상기 검출부의 직류값과 상기 적분기의 적분신호를 입력받아 이를 가산하는 합성부와; 상기 합성부의 가산신호를 입력받아 이를 디지털신호로 변환하는 아나로그/디지털변환부와; 상기 위상시프터의 시프팅신호를 입력받아 이를 상기 아나로그/디지털변환부의 디지털신호에 의해 소정시간 지연하는 지연부와; 상기 지연부의 지연신호를 입력받아 이를 입력신호와 승산하여 믹싱하는 믹서로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 설명하면 다음과 같다.
도2는 본 발명 반송파 위상 에러장치의 일실시예의 구성을 보인 블록도로서, 이에 도시한 바와 같이 반송파(
Figure pat00015
)를 발생하는 로컬 오실레이터(10)와; 상기 로컬 오실레이터(10)로부터 반송파(
Figure pat00016
)를 입력받아 그 반송파의 위상을 90도 만큼 시프팅하는 위상시프터(12)와; 상기 로컬 오실레이터(10)로부터 반송파(
Figure pat00017
)를 입력받아 이를 제2 입력신호(I2(t))와 승산하여 믹싱하는 믹서(13)와; 상기 위상시프터(12)로부터 시프트된 신호(
Figure pat00018
)를 입력받아 이를 로컬 오실레이터(10)로부터 발생된 반송파(
Figure pat00019
)와 승산하여 믹싱하는 믹서(20)와; 상기 믹서(20)로부터 승산신호를 입력받아 이를 로우 패스 필터링하는 로우패스필터(21)와; 상기 로우패스필터(21)로부터 필터링된 신호를 입력받아 그 신호의 레벨을 시프트하는 레벨시프터(22)와; 상기 레벨시프터(22)로부터 출력된 신호를 입력받아 이를 적분하는 적분기(23)와; 상기 로컬 오실레이터(10)로부터 반송파(
Figure pat00020
)를 입력받아 그 반송파(
Figure pat00021
)의 위상에러인 직류값을 검출하는 검출부(26)와; 상기 검출부(26)의 직류값과 상기 적분기(23)의 적분신호를 입력받아 이를 가산하는 합성부(24)와; 상기 합성부(24)의 가산신호를 입력받아 이를 디지털신호로 변환하는 아나로그/디지털변환부(25)와; 상기 위상시프터(12)의 시프팅신호(
Figure pat00022
)를 입력받아 이를 상기 아나로그/디지털변환부(25)의 디지털신호에 의해 소정시간 지연하는 지연부(27)와; 상기 지연부(27)의 지연신호를 입력받아 이를 입력신호(I1(t))와 믹싱하는 믹서(11)로 구성한다.
도3은 상기 검출부(26)의 구성을 보인 블록도로서, 이에 도시한 바와같이 로컬 오실레이터(10)로부터 반송파(
Figure pat00023
)를 입력받아 이를 다시 반송파(
Figure pat00024
)와 믹싱하는 믹서(30)와; 상기 믹서(30)로부터 믹싱신호를 입력받아 이를 로우 패스 필터링하는 로우패스필터(31)와; 상기 로우패스필터(31)로부터 필터링된 신호를 입력받아 이 신호의 레벨을 시프팅하는 레벨시프터(32)와; 상기 레벨시프터(32)의 신호를 입력받아 이를 적분하는 적분기(33)로 구성한다.
도4는 상기 지연부(27)의 구성을 보인 블록도로서, 이에 도시한 바와같이 아나로그/디지털변환부(25)로부터 출력되는 디지털신호의 최상위비트의 값에 따라 위상시프터(12)의 시프팅신호(
Figure pat00025
)를 디먹싱하는 디먹스(40)와; 상기 아나로그/디지털변환부(25)로부터 출력되는 디지털신호의 최상위비트가 '1'일때 상기 디먹스(40)의 출력신호를 상기 디지털신호에 의해 소정시간만큼 지연을 감소하는 지연감소부(42)와; 상기 아나로그/디지털변환부(25)로부터 출력되는 디지털신호의 최상위비트가 '0' 일때 상기 디먹스(40)의 출력신호를 상기 디지털신호에 의해 소정시간만큼 지연을 증가하는 지연증가부(41)로 구성하며, 이와 같이 구성한 본 발명의 일실시예의 동작을 설명한다.
먼저, 믹서(20)는 로컬 오실레이터(10)로부터 발생되는 반송파(
Figure pat00026
)를 입력받아 이를 위상시프터(12)의 시프팅신호()와 승산하여 믹싱한 신호를 출력한다.
이때, 상기 반송파(
Figure pat00028
)가 위상에러 theta 만큼 존재할 경우 상기 믹서(20)에서 승산된 결과를 수식으로 표현하면 다음과 같다.
Figure pat00029
---------식(1)
상기 식(1)에서 하모닉(Harmonic) 성분인
Figure pat00030
는 로우패스필터(21)에서 필터링되어 제거된다.
이후, 레벨시프터(22)는 상기 로우패스필터(21)의 필터링된 신호를 입력받아 그 신호의 레벨을 시프팅하고, 적분기(23)는 상기 레벨시프터(22)의 시프팅된 신호를 입력받아 이를 적분한다.
한편, 검출부(26)는 상기 로컬 오실레이터(10)로부터 발생된 반송파(
Figure pat00031
)를 입력받아 이 신호의 에러성분(
Figure pat00032
)인 직류값을 검출한다.
이를 상세히 설명하면, 상기 검출부(26)의 믹서(30)는 상기 로컬 오실레이터(10)로부터 발생된 반송파(
Figure pat00033
)를 입력받아 그 신호만큼의 반송파(
Figure pat00034
)를 승산하여 믹싱하고, 검출부(26)의 로우패스필터(21)는 상기 믹서(30)로부터 상기 식(1)과 같은 믹싱신호를 입력받아 이를 로우패스 필터링하며, 검출부(26)의 레벨시프터(22)는 상기 로우패스필터(21)의 필터링된 신호를 입력받아 그 신호의 레벨을 시프팅하여 그 시프팅된 신호를 적분기(33)에서 적분한다.
이때, 합성부(24)는 상기 적분기(23)의 적분신호를 입력받아 이를 상기 검출부(26)의 신호와 합성하고, 아나로그/디지털변환부(25)는 상기 합성부(24)의 신호를 입력받아 이를 디지털신호로 변환하여 출력한다.
이후, 지연부(27)는 상기 디지털신호를 입력받아 그에 따라 위상시프터(12)의 시프팅된 신호(
Figure pat00035
)를 소정시간 지연하고, 믹서(11)는 상기 지연부(27)로부터 소정시간 지연된 신호를 입력받아 이를 입력신호(I1(t))와 승산하여 믹싱한다.
즉, 상기 에러성분(
Figure pat00036
)인 직류값과 상기 식(1)의
Figure pat00037
의 직류값이 합성부(14)에서 가감되어 결국 아나로그/디지털변환기(25)는 위상에러에 의한 직류성분인
Figure pat00038
값만 나타난다.
이때, 위상에러 theta 가 90
Figure pat00039
에 더해지는 형태라면 상기 아나로그/디지털변환기(25)의 출력신호는 최상위 비트가 '1'인 신호가 발생하고, 만약 상기 위상에러 theta 가 90
Figure pat00040
에 빼는 형태라면 상기 아나로그/디지털변환기(25)의 출력신호는 최상위비트가 '0'인 신호가 발생한다.
여기서, 디먹스(40)는 상기 아나로그/디지털변환기(25)의 최상위비트가 '1'인 디지털신호에 의해 상기 위상시프터(12)의 시프팅된 신호(
Figure pat00041
)를 디먹싱하여 지연감소부(42)로 출력하고, 이에 따라 지연감소부(42)는 상기 아나로그/디지털변환기(25)의 디지털신호에 해당되는 먹스가 선택되어 그에 따른 지연시간만큼 상기 디먹스(40)로부터 출력된 디먹싱신호의 지연시간을 감소하여 출력한다.
반대로, 상기 디먹스(40)는 상기 아나로그/디지털변환기(25)의 최상위비트가 '0'인 디지털신호에 의해 상기 위상시프터(12)의 시프팅된 신호(
Figure pat00042
)를 디먹싱하여 지연증가부(41)로 출력하고, 이에 따라 지연증가부(41)는 상기 아나로그/디지털변환기(25)의 디지털신호에 해당되는 먹스가 선택되어 그에 따른 지연시간만큼 상기 디먹스(40)로부터 출력된 디먹싱신호의 지연시간을 증가하여 출력한다.
이상에서 상세히 설명한 바와같이 반송파의 위상에러를 내부적으로 보상하여 반송파의 위상차이가 정확히 90
Figure pat00043
를 유지하도록 하여 데이터신호의 반송파에 의해 발생하는 노이즈를 제거할 수 있는 효과가 있다.

Claims (3)

  1. 반송파를 발생하는 로컬 오실레이터와; 상기 로컬 오실레이터의 반송파를 입력받아그 반송파의 위상을 90도 만큼 시프팅하는 위상시프터와; 상기 로컬 오실레이터로부터 반송파를 입력받아 이를 제1 입력신호와 승산하여 믹싱하는 제1 믹서와; 상기 위상시프터의 시프팅된 신호와 로컬 오실레이터의 반송파를 승산하여 믹싱하는 제2 믹서와; 상기 제2 믹서의 믹싱신호를 로우 패스 필터링하는 로우패스필터와; 상기 로우패스필터로부터 필터링된 신호를 입력받아 그 신호의 레벨을 시프팅하는 레벨시프터와; 상기 레벨시프터로부터 출력된 신호를 입력받아 이를 적분하는 적분기와; 상기 로컬 오실레이터로부터 반송파를 입력받아 그 반송파의 위상 에러인 직류값을 검출하는 검출부와; 상기 검출부의 직류값과 상기 적분기의 적분신호를 가산하는 합성부와; 상기 합성부의 가산신호를 디지털신호로 변환하는 아나로그/디지털변환부와; 상기 위상시프터의 시프팅신호를 입력받아 이를 상기 아나로그/디지털변환부의 디지털신호에 의해 소정시간 지연하는 지연부와; 상기 지연부의 지연신호를 입력받아 이를 입력신호와 승산하여 믹싱하는 제3 믹서로 구성한 것을 특징으로 하는 반송파 위상 에러 보상장치.
  2. 제1 항에 있어서, 검출부는 로컬 오실레이터로부터 반송파를 입력받아 이를 그 반송파와 승산하여 믹싱하는 믹서와; 상기 믹서로부터 출력되는 믹싱신호를 로우 패스 필터링하는 로우패스필터와; 상기 로우패스필터로부터 필터링된 신호를 입력받아 이 신호의 레벨을 시프팅하는 레벨시프터와; 상기 레벨시프터의 신호를 입력받아 이를 적분하는 적분기로 구성한 것을 특징으로 하는 반송파 위상 에러 보상장치.
  3. 제1 항에 있어서, 지연부는 아나로그/디지털변환부로부터 출력되는 디지털신호의 최상위비트의 값에 따라 위상시프트의 시프팅신호를 디먹싱하는 디먹스와; 상기 아나로그/디지털변환부로부터 출력되는 디지털신호의 최상위비트가 '1'일때 상기 디먹스의 출력신호를 상기 디지털신호에 의해 소정시간 만큼 지연을 감소하는 지연감소부와; 상기 아나로그/디지털변환부로부터 출력되는 디지털신호의 최상위비트가 '0'일때 상기 디먹스의 출력신호를 상기 디지털신호에 의해 소정시간 만큼 지연을 증가하는 지연증가부로 구성한 것을 특징으로 하는 반송파 위상 에러 보상장치.
KR1019970064999A 1997-12-01 1997-12-01 반송파위상에러보상장치 KR100266640B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970064999A KR100266640B1 (ko) 1997-12-01 1997-12-01 반송파위상에러보상장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970064999A KR100266640B1 (ko) 1997-12-01 1997-12-01 반송파위상에러보상장치

Publications (2)

Publication Number Publication Date
KR19990046854A KR19990046854A (ko) 1999-07-05
KR100266640B1 true KR100266640B1 (ko) 2000-10-02

Family

ID=19526152

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970064999A KR100266640B1 (ko) 1997-12-01 1997-12-01 반송파위상에러보상장치

Country Status (1)

Country Link
KR (1) KR100266640B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100468359B1 (ko) * 2002-10-31 2005-01-27 인티그런트 테크놀로지즈(주) 국부 발진 신호 경로를 통한 동 위상 및 직교 위상 신호간 부정합 보정 회로를 이용한 국부 발진기 및 이를이용한 수신 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100468359B1 (ko) * 2002-10-31 2005-01-27 인티그런트 테크놀로지즈(주) 국부 발진 신호 경로를 통한 동 위상 및 직교 위상 신호간 부정합 보정 회로를 이용한 국부 발진기 및 이를이용한 수신 장치

Also Published As

Publication number Publication date
KR19990046854A (ko) 1999-07-05

Similar Documents

Publication Publication Date Title
KR0130471B1 (ko) Ssb 신호 발생기
US5841388A (en) A/D converter apparatus with frequency conversion function and radio apparatus using the same
KR100831870B1 (ko) 서브하모닉 믹서, 수신 rf 신호의 다운 컨버팅 방법 및 그 시스템
US6308057B1 (en) Radio receiver having compensation for direct current offset
KR950010444A (ko) 자동 주파수 제어(afc)회로
US20070123182A1 (en) Local oscillator leakage cancellation in radio transmitter
KR20060024309A (ko) 직교 검출기 및 그것을 이용한 직교 복조기 및 샘플링직교 복조기
KR860003709A (ko) 복조회로
US20020155822A1 (en) Direct conversion receiver
JPH09130148A (ja) ディジタル復調器
EP0692867A1 (en) FM modulation circuit and method
KR100266640B1 (ko) 반송파위상에러보상장치
US7177609B1 (en) Chopper-direct-conversion (CDC) radio architecture
US7751303B2 (en) Demodulation circuit for use in receiver using if directing sampling scheme
RU95112524A (ru) Способ и устройство восстановления частотно-модулированного сигнала
KR970072643A (ko) 디지탈 fm 복조기
JP2003198648A (ja) 位相偏移変調方式の変調器
AU650170B2 (en) Phase divider for complex signals
US5596323A (en) Method and arrangement for analogue-digital converters
JPH0779363B2 (ja) 遅延検波回路
JP2765601B2 (ja) 復調回路
JP2000270037A (ja) 直交変調器
JP2007215039A (ja) 周波数シンセサイザ、通信機、及び周波数シンセサイズ方法
JP3447646B2 (ja) デジタル信号送信装置
KR940011021B1 (ko) 디지탈 주파수복조방법 및 그 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050524

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee