KR100266216B1 - 박막트랜지스터구조및그제조방법 - Google Patents
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Abstract
본 발명은 플래너(planer) 구조를 가지는 박막 트랜지스터와 그 제조방법에 관한 것이다.
박막 트랜지스터는 표면에 배선이 형성되어진 기판의 상부에 평탄하게 형성되어진 버퍼절연막을 구비한다. 이 버퍼절연막의 상부에는 활성층패턴이 형성되게 된다. 활성층패턴은 평탄화된 버퍼절연막상에 위치함으로써 레이저광을 이용한 열처리공정과 이온주입공정 등이 진행되더라도 손상 및 유실되지 않게 된다. 또한, 활성층패턴의 상부에는 게이트전극이 형성되게 된다.
이러한 구조를 가지는 박막 트랜지스터에서는 활성층이 유실 및 손상 되지 않음으로써 불량율리 최소화됨과 아울러 제조수율이 증대되게 된다.
Description
본 발명은 플래너(planer) 구조를 가지는 박막 트랜지스터(Thin Film Transistor; 이하 "TFT"라 함)와 그 제조방법에 관한 것이다. 그리고 본 발명은 TFT를 스위치 매트릭스(Switch Matrix)로 이용하는 액정판넬에 관한 것이다.
통상적으로, TFT는 집적화 및 제조가 용이하여 반도체 메모리 및 액정판넬 등에 주로 사용된다. 이 TFT는 사용될 회로장치에 따라 고온 또는 저온에서 제조된다. 예를 들어, 반도체 메모리에 사용될 경우에 TFT는 고온에서 제조되고 액정판넬에 사용될 경우에는 TFT는 저온에서 제조된다. 액정판넬에 사용될 경우에 TFT가 저온에서 제조되는 이유는 유리기판이 주위 온도에 의해 쉽게 변형되기 때문이다.
또한, TFT는 플래너 구조를 포함한 여러가지 구조로 제조된다. 여러가지 TFT 구조 중에서 플래너 구조는 소오스 및/또는 드레인 배선이 최하층에 형성된 것으로 액정판넬에 주로 사용된다. 이 플래너 구조의 TFT가 저온에서 제조될 경우에 소오스 및/또는 드레인 배선의 에지부(이하 "단차부"라 함)의 상부에 위치하는 활성층 패턴이 유실되기 쉽다. 이 같은 활성층 패턴의 유실은 TFT의 불량율을 증가시킴과 아울러 제조단가를 상승시킨다.
실제로, 액정판넬에 사용된 플래너 구조의 트랜지스터는 도 1에서와 같이 유리기판(10)과 버퍼절연막(14)의 사이에 형성된 소오스 또는 드레인 배선(12)과, 버퍼절연막(14)과 층간절연막(20) 사이에 적층되어진 활성층 패턴(16) 및 게이트전극(18)을 구비한다. 층간절연막(20)의 표면에는 소오스 및/또는 드레인배선(12)과 전기적으로 연결되도록 투명전극 패턴들(22)이 형성되어 있다. 활성층 패턴(!6)이 소오스 및/또는 드레인 배선(12)과 부분적으로 중첩되므로 소오스 및/또는 드레인 배선(12)의 에지부근에 위치하는 활성층 패턴(16)은 제조공정중 하나인 레이저 결정화 공정에 의해 유실될 수 있다.
이 활성층 패턴(16)의 일부가 유실되는 현상은 도 2a 및 도 2b에 도시된 활성층 제조공정을 통하여 명백하게 설명된다. 도 2a를 참조하면, 소오스 및/또는 드레인 배선(12)이 형성된 유리기판(10)의 표면에 버퍼절연막(14)과 비정질실리콘막(24)이 적층되어 있다. 이들 버퍼절연막(14)과 비정질실리콘막(24)은 증착공정에 의해 형성되며, 이 증착공정시에 소오스 및/또는 드레인 배선의 에지부(이하 "단차부분"이라 함)에 증착되는 버퍼절연막(14)과 비정질실리콘막(24)은 평탄한 영역에 비하여 얇게 형성되게 된다.
특히 PECVD(Plasma Enhancement Chemical Vapor Deposition)법에 의해 이들 버퍼절연막(14)과 비정질실리콘막(24)이 형성되는 경우에 소오스 및/또는 드레인 배선(12)의 단차부분 상의 막들은 평탄한 영역상의 막들에 비하여 더욱 더 얇아지게 된다. 비정질실리콘막(24)은 표면에 조사되는 레이저빔에 의해 열처리됨으로써 도 2b에서와 같이 다결정실리콘막(24A)으로 결정화된다. 이 레이저빔을 이용한 열처리공정시에 비정질실리콘막(24)이 용융되므로 단차부분에 위치한 비정질실리콘막(24)은 증발됨과 아울러 흘러내리게 된다. 이로 인하여, 소오스 및/또는 드레인 배선의 단차부에 위치할 다결정실리콘막(24A)이 쉽게 유실되게 된다.
이와 같은 플래너 구조의 TFT들을 스위치 매트릭스 및 구동집적회로의 소자로서 사용하는 액정판넬도 활성층이 부분적으로 쉽게 유실되므로 불량율이 높아지게 된다. 이로 인하여, 액정판넬의 제조수율이 낮아지고 더불어 액정판넬의 제조단가가 상승되게 된다.
따라서, 본 발명의 목적은 불량율은 최소화 할 수 있는 TFT 구조와 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 불량율을 최소화 할 수 있는 액정판넬과 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 블랙 매트릭스를 제거할 수 있는 액정판넬과 그 제조방법을 제공함에 있다.
제1도는 종래의 플래너 구조의 박막 트랜지스터의 구조를 도시하는 단면도.
제2a도 및 제2b도는 제1도에 도시된 활성층 제조공정을 단계별로 설명하는 단면도.
제3a도 내지 제3e도는 본 발명의 제1 실시예에 따른 박막 트랜지스터가 적용된 액정판넬의 제조방법을 단계별로 설명하는 단면도.
제4도는 본 발명의 실시예에 따른 액정판넬의 레이-아웃을 도시하는 도면.
제5도는 제4도에 도시된 액정판넬을 A-A'선으로 절단하여 도시하는 단면도.
제6도는 제3d도에 도시된 활성층패턴의 다른 실시예를 도시하는 단면도.
제7도는 제3d도에 도시된 활성층패턴의 또 다른 실시예를 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
10,30 : 기판 12,32 : 소오스 및/또는 드레인 배선
14,34 : 버퍼절연막 16,38 : 활성층패턴
18,42 : 게이트전극 20,44 : 층간절연막
22,46 : 투명전극 24 : 비정질실리콘막
36 : 다결정실리콘막 50 : 화소영역
52 : 게이트배선
상기 목적을 달성하기 위하여, 본 발명에 따른 TFT는 기판의 표면에 형성된 배선과, 이 배선이 형성된 기판의 상부에 형성된 평탄화된 버퍼절연막과, 버퍼절연막의 상부에 위치한 활성층패턴을 구비한다.
본 발명에 따른 TFT 제조방법은 표면에 배선이 형성되어진 기판을 마련하는 단계와, 기판의 상부에 평탄화된 버퍼절연막을 형성하는 단계와, 버퍼절연막의 상부에 위치한 활성층패턴을 형성하는 단계와, 활성층의 상부에 게이트 전극을 형성하는 단계를 포함한다.
본 발명에 따른 액정판넬은 데이타를 전송하기 위해 기판에 형성된 데이차배선과, 데이타배선과 부분적으로 중첩되도록 데이타배선의 상부에 위치하는 화소전극을 구비한다.
본 발명에 따른 액정판넬은 기판의 표면에 형성된 소오스배선 및 드레인배선중 적어도 하나의 배선과, 기판의 상부에 평탄한 표면을 가지게끔 형성된 버퍼절연막과, 게이트전극과 활성층패턴을 가짐과 아울러 버퍼절연막의 상부에 형성된 박막 트랜지스터와, 트랜지스터가 형성되어진 버퍼절연막의 상부에 형성된 층간절연막과, 박막트랜지스터의 활성층패턴와 배선 중 적어도 하나와 전기적으로 접속됨과 아울러 배선과 부분적으로 중첩되도록 층간절연막의 상부에 형성된 투명전극을 구비한다.
본 발명에 따른 액정판넬 제조방법은 투명한 기판을 마련하는 단계와, 기판의 표면에 소오스배선 및 드레인배선중 적어도 하나의 배선을 형성하는 단계와, 기판의 상부에 평탄한 표면을 가지게끔 버퍼절연막을 형성하는 단계와, 게이트전극과 활성층패턴을 가지는 박막 트랜지스터를 버퍼절연막의 상부에 형성하는 단계와, 트랜지스터가 형성되어진 버퍼절연막의 상부에 형성된 층간절연막과, 박막트랜지스터의 활성층패턴와 배선 중 적어도 하나와 전기적으로 접속됨과 아울러 배선과 부분적으로 중첩되도로 층간절연막의 상 부에 투명전극을 형성하는 단계를 포함한다.
상기 목적들 외에 본 발명의 다른 목적 및 잇점들은 첨부도면을 참조한 다음의 바람직한 실시예들에 대한 상세한 설명을 통하여 명확하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예를 첨부한 도 3 내지 도 11를 참조하여 상세하게 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 플래너 TFT를 포함하는 액정판넬의 제조방법을 단계별로 설명하는 단면도들이다. 도 3a를 참조하면, 기판(30)의 표면에 형성되어진 소오스 및/또는 드레인 배선(32)이 도시되어 있다. 기판(30)은 광빔의 투과성이 좋은 유리로 형성된다. 소오스 및 /또는 드레인 배선(32)은 도전물질을 기판(30)의 표면에 증착하여 기판(30)의 표면에 균일한 두께의 도전물질층을 성막하고 그 도전물질층을 사진석판법을 이용하여 패터닝함으로써 형성되게 된다.
소소스 및/또는 드레인 배선(32)이 형성되어진 기판(30)의 표면에는 도 3b에 도시된 바와 같이 평탄한 표면을 가지는 버퍼 절연막(34)이 성막된다. 이 버퍼 절연막 (34)은 소오스 및/또는 드레인 배선(32)이 형성되어진 기판(30)의 표면에 액체 상태의 절연물질을 스핀코팅(Spin Coating)하고 그 스핀 코팅되어진 소오스 물질막을 250℃이상의 고온에서 경화 또는 건조시킴으로써 형성되게 된다. 이 같은 열처리공정에 의해 스핀코팅된 소오스물질막에 포함되어진 유기용제성분이 제거된다. 소오스 물질로는 폴리이미드(Polyimide), BCB(Benzo Cyclro Butene) 또는 SOG(Spin on Glass)라 불리기도 하는 실리콘 산화물질, 즉 -Si-O-의 구조로 결합된 실리콘 산화물질 등이 사용될 수 있다.
버퍼절연막(34)의 상부에는 도 3c에서와 같이 다결정실리콘막(36)이 성막된다. 이 다결정실리콘막(36)은 버퍼절연막(34)의 상부에 비정질실리콘을 균일한 두께로 증착하고 그 비정질실리콘막에 레이저광(Laser Light)에 의해 열처리됨으로써 형성된다. 비정질실리콘막은 레이저광에 의해 용융된 다음 시드(Seed)들을 기점으로 그레인을 형성함으로써 다결정실리콘막(36)으로 결정화 된다. 비정질실리콘막의 결정화에 사용되는 레이저광은 비정질실리콘막을 용융시킬 수 있는 충분한 에너지(또는 세기)를 유지하여야 한다. 예를 들어, 비정질실리콘막이 600Å의 두께로 형성되어진 경우에 레이저광은 대략 250 내지 450mJ/Cm2의 에너지를 유지하여야만 한다.
도 3d를 참조하면, 평탄한 버퍼절연막(34)의 표면에 순차적으로 적층되어진 활성층패턴(38), 게이트절연막패턴(40) 및 게이트전극(42)이 존재한다. 게이트전극 (42)은 증착공정을 이용하여 다결정실리콘막(36)의 상부에 균일한 두께의 게이트절연막과 게이트전극물질막을 순차적으로 성막하고 사진석판법에 의해 게이트전극물질막을 패터닝함으로써 형성되게 된다. 이 게이트전극물질막이 패터닝될 때 게이트절연막도 함께 패터닝 될 수 있고 이 경우에 게이트절연막패턴(40)은 게이트전극(42)과 함께 형성될 수 있다. 또한, 활성층패턴(38)은 게이트전극을 마스크로 이용하는 이온주입버에 의해 이온화된 N+불순물이 노출되어진 다결정실리콘막(36)에 주입된 다음 사진석판법에 의해 패터닝됨으로써 형성되게 된다. 이 활성층패턴(38)은 게이트절연막패턴(40)의 하부에 위치한 진성반도체영역(38A)과 이 진성반도체영역(38A)의 양옆에 위치한 소오스 및 드레인 확산영역(38B)으로 구성된다. 또한, 활성층패턴(38)은 평탄화된 버퍼절연막(34)의 표면에 형성됨으로써 상기한 레이저 열처리공정 및 이온주입공정에 의해 손상 또는 유실되지 않게 된다.
또한, 도 3d의 구조를 가지는 기판(30)의 상부에 층간절연막(44)과 투명전극 (46)이 도 3e에 도시된 바와 같이 순차적으로 형성되게 된다. 이층간절연막(44)은 도 3d의 구조를 가지는 기판(30)의 상부에 층간절연물질을 일정한 두께로 증착시킴에 의해 성막된다. 층간절연물질로는 유전상수가 작은 유기절연물 또는 유리가 사용된다. 이들 유기절연물 및 유리는 유전상수가 작기 때문에 투명전극과 인접한 배선인 게이트전극(42)과 소오스 및/또는 드레인 배선(32)과의 전기적 결합을 최소화, 즉 절연성을 극대화 한다. 투명전극(46)은 층간절연막(44) 및 버퍼절연막(34)을 경유하여 소오스 및/또는 드레인 배선(32)과 전기적으로 접속됨과 아울러 층간절연막(44)을 경유하여 소오스 및/또는 드레인 확산영역(38B)과 전기적으로 접속되게 된다. 또한, 투명전극 (46)은 화소전극 및 연결배선으로서 이용된다. 이러한 투명전극을 형성하기 위하여, 소오스 및/또는 드레인 확산영역(38B)의 일부분과 소오스 및/또는 드레인 배선(32)의 일부분을 노출시키는 관통홀들이 층간절연막(44)에 형성된다. 이어서 이들 관통홀들을 포함한 층간절연막(44)의 전 표면에 투명전극물질이 일정한 두께로 증착됨으로써 투명전극물질막이 성막된다. 다음으로 투명전극물질막이 사진석판법에 의해 패터닝 됨으로써 투명전극(46)이 형성되게 된다. 이 때, 투명전극물질막은 투명전극(46)이 게이트전극(42)의 가장자리와 중첩됨과 아울러 소오스 및/또는 드레임 배선(32)과 가장자리와 중첩되도록 패터닝 된다. 이와 같이, 소오스 및/또는 드레인 배선(32)과 중첩되도록 형성되기 때문에 도시하지 않은 백 라이트 소오스(Back Light Source)로 부터의 광을 화소별로 분리하기 위한 블랙 매트릭스를 제거할 수 있고 아울러 화소의 개구율을 크게 할 수 있다.
도 4는 본 발명의 실시예에 따른 액정판넬의 레이-아웃을 도시한다. 도 4의 액정판넬에 있어서, 소오스 및/또는 드레인 배선(32)과 게이트배선(52)이 교차함에 의해 화소영역들(50)이 구분되게 된다. 이 화소영역(50)의 모서리에 활성층패턴(38)이 위치하고 화소영역(50)의 나머지 영역에는 화소전극으로 사용되는 투명전극(46)이 위치하게 된다. 이 투명전극(46)의 가장자리는 인접한 소오스 및/또는 드레인 배선(32)과 게이트전극(42)과 중첩되게 된다. 또한, 게이트 전극(42)은 게이트 배선(52)로부터 돌출되어진 형태로 형성되며, 이들 게이트 전극(42)와 게이트 배선(52)는 동시에 형성되게 된다. 참고로, 도 3a 내지 도 3e는 도 4의 액정패널을 B-B'선으로 절단하여 도시한 단면도이다.
도 5는 도 4에 도시된 액정판넬을 A-A'선으로 절단하여 도시한 단면도이다. 도 5를 참조하면, 기판(30)의 표면에 형성된 소오스 및/또는 드레인 배선(32)은 버퍼절연막(34)과 층간절연막(44)에 의해 투명전극(46)과 절연되어 있다. 또한, 소오스 및/또는 드레인 배선(32)의 가장자리는 투명전극(46)의 가장자리와 중첩되어 있다. 이와 같이 투명전극(46)과 소오스 및 /또는 드레인 배선(32)이 부분적으로 중첩됨으로써 백 라이트 소스로부터의 광을 화소별로 구분하기 위해 사용될 블랙 매트릭스 띠를 제거할 수 있고 나아가 화소의 표시면적을 증가시킬 수 있다. 이 화소의 표시면적이 증가함에 따라 작은 저항값을 가지기 위해 소오스 및/또는 드레인 배선(32)은 두껍게 형성된다.
도 6은 도 3d에 도시된 활성층패턴(38)의 다른 실시예를 설명하는 단면도이다. 도 6에 있어서, 활성층패턴(38)은 게이트절연막패턴(40)의 하부에 위치한 제1 진성반도체영역(38A)과 이 진성반도체영역(38A)의 양 옆쪽으로 연이어 배치되어진 제2 진성반도체영역(38C)과 불순물확산영역(38B)으로 구성된다. 이들 제2 진성반도체영역 (38C)과 불순물확산영역(38B)은 하나의 소오스 및/또는 드레인 확산영역으로써 이용된다.
도 7은 도 3d에 도시된 활성층패턴(38)의 또 다른 실시예를 설명하는 단면도이다. 도 7에 있어서, 활성층패턴(38)은 게이트절연막패턴(40)의 하부에 위치한 진성반도체영역(38A)과 이 진성반도체영역(38A)의 양 옆쪽으로 연이어 배치되어진 저농도확산영역(38D)과 고농도확산영역(38E)으로 구성된다. 이들 저농도확산영역(38D)과 고농도확산영역(38E)은 하나의 소오스 및/또는 드레인 확산영역으로써 이용된다.
상술한 바와 같이, 본 발명에 따른 TFT 구조에서는 버퍼절연막을 평탄하게 함으로써 레이저광을 이용한 열처리공정 및 이온주입공정 등에 의해 활성층패턴이 손상 및 유실되지 않도록 한다. 이에 따라, 본 발명에 따른 TFT 구조에서는 불량율이 최소화됨은 물론 제조단가가 낮아지게 된다.
또한, 본 발명에 따른 액정판넬에서는 게이트전극과 소오스 및/또는 드레인 배선이 투명전극과 부분적으로 중첩됨으로써 화소영역을 구분하는 블랙 매트릭스 띠가 제거될 수 있고 나아가 화면표시영역이 증가된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정하여져야만 한다.
Claims (16)
- 기판의 표면에 형성된 배선과, 상기 배선이 형성된 상기 기판의 상부에 형성된 평탄화된 버퍼절연막과, 상기 버퍼절연막의 상부에 위치한 활성층패턴을 구비하는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 상기 버퍼절연막은 절연물질을 스핀코팅함에 의해 형성되는 것을 특징으로 하는 박막트랜지스터.
- 제2항에 있어서, 상기 버퍼절연막이 유기절연물로 형성된 것을 특징으로 하는 박막트랜지스터.
- 제2항에 있어서, 상기 버퍼절연막이 -Si-O- 결합구조를 가지는 실리콘산화물질로 형성된 것을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 상기 활성층패턴이 순수한 반도체물질을 포함하는 진성반도체영역과, 상기 진성반도체영역의 양쪽이 인접하게 위치한 불순물확산영역들을 구비하는 것을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 상시 활성층패턴이 순수한 반도체물질을 포함하는 제1 진성반도체영역과, 상기 제1 진성반도체영역의 양쪽에 인접하게 위치한 제2 진성반도체영역들과, 상기 제2 진성반도체영역들과 연이어 배치된 불순물확산영역들을 구비하는 것을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 상기 활성층패턴이 순수한 반도체물질을 포함하는 진성반도체영역과, 상기 진성반도체영역의 양쪽에 인접하게 위치하고 소량의 불순물을 포함한 저농도 불순물확산영역들과, 상기 저농도 불순물확산영역과 연이어 배치되고 다량의 불순물을 포함하는 고농도 불순물확산영역들을 구비하는 것을 특징으로 하는 박막트랜지스터.
- 표면에 배선이 형성되어진 기판을 마련하는 단계와, 상기 기판의 상부에 평탄화된 버퍼절연막을 형성하는 단계와, 상기 버퍼절연막의 상부에 위치한 활성층패턴을 형성하는 단계와, 상기 활성층의 상부에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제8항에 있어서, 상기 버퍼절연막은 절연물질을 스핀코팅함에 의해 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제9항에 있어서, 상기 버퍼절연막이 유기절연물로 형성된 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제9항에 있어서, 상기 버퍼절연막이 -Si-O-의 결합구조를 가지는 실리콘산화물로 형성된 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제8항에 있어서, 상기 활성층패턴이 순수한 반도체물질을 포함하는 진성반도체영역과, 상기 진성반도체영역의 양쪽이 인접하게 위치한 불순물확산영역들을 구비하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제8항에 있어서, 상기 활성층패턴이 순수한 반도체물질을 포함하는 제1 진성반도체영역과, 상기 제1 진성반도체영역의 양쪽에 인접하게 위치한 제2 진성반도체영역들과, 상기 제2 진성반도체영역들과 연이어 배치된 불순물확산영역들을 구비하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제8항에 있어서, 상기 활성층패턴이 순수한 반도체물질을 포함하는 제1 진성반도체영역과, 상기 진성반도체영역의 양쪽에 인접하게 위치하고 소량의 불순물을 포함한 저농도 불순물확산영역들과, 상기 저농도 불순물확산영역들과 연이어 배치되고 다량의 불순물을 포함하는 고농도 불순물확산영역들을 구비하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 기판 표면에 형성된 소오스배선 및 드레인배선중 적어도 하나의 배선과, 상기 기판의 상부에 평탄한 표면을 가지게끔 형성된 버퍼절연막과, 게이트전극과 활성층패턴을 가짐과 아울러 상기 버퍼절연막의 상부에 형성된 박막트랜지스터와, 상기 트랜지스터가 형성되어진 상기 버퍼절연막의 상부에 형성된 층간절연막과, 상기 박막트랜지스터의 활성층패턴와 상기 배선 중 적어도 하나와 전기적으로 접속됨과 아울러 상기 배선과 부분적으로 중첩되도록 상기 층간절연막의 상부에 형성된 투명전극을 구비하는 것을 특징으로 하는 액정판넬.
- 투명한 기판을 마련하는 단계와, 상기 기판의 표면에 소오스배선 및 드레인배선중 적어도 하나의 배선을 형성하는 단계와, 상기 기판의 상부에 평탄한 표면을 가지는 버퍼절연막을 형성하는 단계와, 게이트전극과 활성층패턴을 가지는 박막트랜지스터를 상기 버퍼절연막의 상부에 형성하는 단계와, 상기 트랜지스터가 형성되어진 상기 버퍼절연막의 상부에 형성된 층간절연막과, 상기 박막트랜지스터의 상기 활성층패턴와 상기 배선 중 적어도 하나와 전기적으로 접속됨과 아울러 상기 배선과 부분적으로 중첩되도록 상기 층간절연막의 상부에 형성된 투명전극을 구비하는 것을 특징으로 하는 액정판넬 제조방법.
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Citations (3)
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| JPS6473316A (en) * | 1987-09-14 | 1989-03-17 | Canon Kk | Liquid crystal device |
| JPH0566419A (ja) * | 1991-09-09 | 1993-03-19 | Fujitsu Ltd | 液晶装置及びその製造方法 |
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-
1997
- 1997-10-15 KR KR1019970052799A patent/KR100266216B1/ko active IP Right Grant
Patent Citations (3)
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| JPH0566419A (ja) * | 1991-09-09 | 1993-03-19 | Fujitsu Ltd | 液晶装置及びその製造方法 |
| KR960001841A (ko) * | 1994-06-17 | 1996-01-25 | 이헌조 | 액정표시장치의 제조방법 |
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| Publication number | Publication date |
|---|---|
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