KR100264732B1 - V-모스 반도체 소자 및 그의 제조방법 - Google Patents
V-모스 반도체 소자 및 그의 제조방법 Download PDFInfo
- Publication number
- KR100264732B1 KR100264732B1 KR1019970078571A KR19970078571A KR100264732B1 KR 100264732 B1 KR100264732 B1 KR 100264732B1 KR 1019970078571 A KR1019970078571 A KR 1019970078571A KR 19970078571 A KR19970078571 A KR 19970078571A KR 100264732 B1 KR100264732 B1 KR 100264732B1
- Authority
- KR
- South Korea
- Prior art keywords
- conductivity type
- type
- sources
- conductive
- gate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 238000009792 diffusion process Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims abstract 2
- 238000009499 grossing Methods 0.000 claims 1
- 230000005684 electric field Effects 0.000 abstract description 8
- 101150068246 V-MOS gene Proteins 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 description 14
- 239000012535 impurity Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000002955 isolation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 전계의 집중을 방지하면서, 낮은 온저항 및 충분한 고내압을 가지는 VMOS 반도체 소자를 제공한다.
본 발명에 따른 VMOS 반도체 소자는, 고농도의 제 1 도전형 드레인; 상기 드레인 상에 형성되고 기저부가 완만한 V형의 홈을 구비한 저농도의 제 1 도전형 에피층; 상기 홈의 완만한 기저부 하부의 상기 제 1 도전형 에피층에 형성된 고농도의 제 1 도전형 확산영역; 상기 홈 양측의 제 1 도전형 에피층 상에 형성된 저농도의 제 2 도전형 에피층; 상기 홈 상에 순차적으로 형성된 게이트 산화막 및 게이트; 상기 게이트와 접하면서 상기 게이트 양측의 제 2 도전형 에피층에 형성된 고농도의 제 1 도전형 제 1 및 제 2 소오스와, 상기 제 1 및 2 소오스와 소정 간격 이격되어 상기 게이트 양측의 제 2 도전형 에피층에 형성된 고농도의 제 1 도전형 제 3 및 제 4 소오스; 및, 상기 제 1 및 제 3 소오스와, 상기 제 2 및 제 4 소오스와 접하면서 상기 제 2 도전형 에피층에 형성된 고농도 제 2 도전형 제 1 및 제 2 확산영역을 포함한다.
Description
본 발명은 반도체 전력소자 및 그의 제조방법에 관한 것으로, 특히 충분한 고내압 및 낮은 온저항을 가지는 V-모스 반도체 소자 및 그의 제조방법에 관한 것이다.
고전압을 사용하는 외부 시스템이 집적회로에 의해 제어되는 경우, 집적회로는 내부에 고전압 제어를 위하여 높은 브레이크 다운 전압(breakdown voltage)을 가지는 소자를 필요로 한다. 즉, 고전압이 집적 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는, 드레인 및 소오스와 반도체 기판 사이의 펀치쓰르(punch through) 전압과 상기 드레인 및 소오스와 웰 또는 기판 사이의 브레이크 다운 전압이 상기 고전압보다 커야한다.
일반적인 고전압용 반도체 소자로서, 이중확산모스(Double diffused MOS; 이하, DMOS) 반도체 소자와 수직형모스(Vertical MOS; 이하, VMOS) 반도체 소자가 사용되고 있다.
도 1은 종래의 DMOS 반도체 소자를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 드레인으로서 작용하는 n＋기판(1)에 n－-에피층(2)이 형성되고, n－-에피층(2) 상에 게이트 산화막(3) 및 폴리실리콘막으로 이루어진 게이트(4)가 순차적으로 형성된다. 게이트(4)와 오버랩되어 게이트 양측의 n－-에피층(2)에 p－-영역(5)이 형성되고, p－-영역(5)에는 제 1 및 제 2 n＋-소오스(6a, 6b)가 이격되어 형성된다.
즉, 상기한 DMOS 반도체 소자는, 소자의 동작시 p－-영역(5)에 채널(A)이 형성되고, n－-에피층(2)은 펀치쓰루 전압과 브레이크 다운 전압과 같은 소자의 내압을 높이기 위한 드리프트 영역으로 작용한다.
도 2는 종래의 VMOS 반도체 소자를 나타낸 단면도이다.
도 2에 도시된 바와 같이, 드레인으로서 작용하는 n＋기판(11)에 n－-에피층(12)이 형성된다. n－-에피층(2)에 V형의 홈이 형성되고, 이 홈상에 V형 게이트 산화막(13) 및 폴리실리콘막으로 이루어진 게이트(14)가 순차적으로 형성된다. V형 게이트(14)의 기저부를 중심으로, 게이트(14)와 오버랩되어 게이트(14) 양 측의 n－-에피층(12)에 제 1 및 제 2 p－-영역(15a, 15b)이 형성된다. 제 1 및 제 2 p－-영역(15a, 15b)의 중앙에는 제 1 및 제 2 p－-영역(15a, 15b)의 픽업(pickup)을 위한 제 1 및 제 2 p＋-영역(16a, 16b)이 형성되고, 제 1 및 제 2 p＋-영역(16a, 16b)의 양측과 접하고 일측은 게이트(14)와 접하면서 제 1 및 제 2 p－-영역(15a, 15b)에 제 1 내지 제 4 n＋-소오스(17a, 17b, 17c, 17d)가 형성된다. 여기서, 도시되지는 않았지만, 제 1 p＋-영역(16a)은 제 1 및 제 3 n＋-소오스(17a, 17c)와 공통배선을 이루고, 제 2 p＋-영역(16b)은 제 2 및 제 4 n＋-소오스(17b, 17d)와 공통배선을 이루며, 제 3 및 제 4 n＋-소오스(17c, 17d)는 이웃하는 트랜지스터의 소오스로 사용된다.
즉, 상기한 VMOS 반도체 소자는, 소자의 동작시 제 1 및 제 2 p－-영역(15a, 15b)에 채널(A)이 형성되고, n－-에피층(12)은 소자의 내압을 높이기 위한 드리프트 영역으로 작용한다.
한편, 상기한 DMOS 및 VMOS 반도체 소자에서, 소자의 턴온(turn on)시의 온저항(Ron)은 채널의 저항성분과, n－-에피층의 저항성분으로 이루어진다. 특히, n－-에피층의 도핑농도는 소자의 내압과 온저항간에 트레이드 오프(trade-off) 관계를 이룬다.
그러나, DMOS 반도체 소자는, 소자의 동작시에 게이트(4) 하부의 n－-에피층(2)의 전류통로가, p－-영역(5) 사이의 영역(B)에 형성되고, 이 영역(B)은 p－-영역(5)과 n－-에피층(2) 사이의 공핍영역 형성으로 인하여 핀치오프 동작을 한다. 이에 따라, 이 영역(B)에서의 저항값이 VMOS 소자에 비하여 훨씬 큰 문제를 갖는다.
반면, VMOS 반도체 소자는, 소자의 동작시에 V형 게이트(14)의 기저부 하부(C)에 매우 높은 전계가 걸리게 되고, 이러한 전계의 집중으로 인하여 동일한 조건의 n－-에피층의 도핑농도 및 접합깊이를 갖는 DMOS 소자에 비하여 내압이 낮아지게 된다. 또한, 동일한 내압을 갖는 DMOS 소자에 비하여 온저항(Ron)이 높은 문제가 있다.
따라서, 본 발명의 목적은 전계의 집중을 방지하면서, 낮은 온저항 및 충분한 고내압을 가지는 VMOS 반도체 소자를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 VMOS 반도체 소자의 제조방법을 제공하는 것이다.
도 1은 종래의 DMOS 반도체 소자를 나타낸 단면도.
도 2는 종래의 VMOS 반도체 소자를 나타낸 단면도.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 VMOS 반도체 소자의 제조방법을 설명하기 위한 단면도.
〔도면의 주요 부분에 대한 부호의 설명〕
31 : n＋-기판 32 : n－-에피층
33 : p－-에피층 34 : 홈
35 : 필드산화막 36 : n＋-확산영역
37 : 게이트 산화막 38 : 게이트
39a, 39b, 39c, 39d : n＋-소오스
40a, 40b : p＋-확산영역
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 VMOS 반도체 소자는, 고농도의 제 1 도전형 드레인; 상기 드레인 상에 형성되고 기저부가 완만한 V형의 홈을 구비한 저농도의 제 1 도전형 에피층; 상기 홈의 완만한 기저부 하부의 상기 제 1 도전형 에피층에 형성된 고농도의 제 1 도전형 확산영역; 상기 홈 양측의 제 1 도전형 에피층 상에 형성된 저농도의 제 2 도전형 에피층; 상기 홈 상에 형성된 순차적으로 형성된 게이트 산화막 및 게이트; 상기 게이트와 접하면서 상기 게이트 양측의 제 2 도전형 에피층에 형성된 고농도의 제 1 도전형 제 1 및 제 2 소오스와, 상기 제 1 및 2 소오스와 소정 간격 이격되어 상기 게이트 양측의 제 2 도전형 에피층에 형성된 고농도의 제 1 도전형 제 3 및 제 4 소오스; 및, 상기 제 1 및 제 3 소오스와, 상기 제 2 및 제 4 소오스와 접하면서 상기 제 2 도전형 에피층에 형성된 고농도 제 2 도전형 제 1 및 제 2 확산영역을 포함한다.
여기서, 상기 드레인은 고농도의 제 1 도전형 기판이고, 상기 제 2 도전형 에피층은 채널영역이고, 상기 제 1 확산영역은 상기 제 1 및 제 3 소오스와 공통배선을 이루고, 상기 제 2 확산영역은 상기 제 2 및 제 4 소오스와 공통배선을 이루는 것을 특징으로 한다.
또한, 상기한 본 발명의 다른 목적을 달성하기 위하여, 본 발명에 따른 VMOS 반도체 소자는 다음과 같은 방법으로 제조한다. 먼저, 고농도의 제 1 도전형 기판 상에 저농도의 제 1 도전형 에피층 및 저농도의 제 2 도전형 에피층을 순차적으로 형성하고, 상기 제 2 도전형 에피층과 제 1 도전형 에피층을 소정 깊이 만큼 식각하여 V형 홈을 형성한 다음, 상기 V형 홈의 기저부를 완만하게 한다. 그런 다음, 상기 홈의 기저부 하부의 상기 제 1 도전형 에피층에 고농도의 제 1 도전형 확산영역을 형성하고, 상기 홈 상에 게이트 절연막 및 게이트를 순차적으로 형성한 후, 상기 게이트 양 측의 제 2 도전형 에피층에 상기 게이트와 접하도록 고농도의 제 1 도전형 제 1 및 제 2 소오스를 형성함과 동시에, 상기 제 1 및 2 소오스와 소정 간격 이격되도록 상기 게이트 양측의 제 2 도전형 에피층에 고농도의 제 1 도전형 제 3 및 제 4 소오스를 형성한다. 그런 다음, 상기 제 1 및 제 3 소오스와, 상기 제 2 및 제 4 소오스와 접하도록 상기 제 2 도전형 에피층에 고농도의 제 2 도전형 확산영역을 형성한다.
또한, 상기 V형 홈의 기저부는 상기 V형 홈의 기저부의 소정 부분에 필드 산화막을 형성한 후 제거함으로써 완만해진다.
상기한 본 발명에 의하면, V형 홈의 기저부를 필드산화막을 이용하여 완만하게 형성함으로써, 소자의 동작시 전계의 집중을 방지하여 고내압을 갖는 VMOS 반도체 소자를 실현할 수 있다. 또한, 제 1 도전형 에피층에 제 1 도전형 확산영역을 형성함으로써 제 1 도전형 에피층의 저항성분을 감소시켜 소자의 온저항을 감소시킴으로써, 소자의 저손실화 및 스위칭 속도를 향상시킬 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 VMOS 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 드레인으로서 작용하는 n＋-기판(31) 상에 소정의 농도 및 두께로 n－-에피층(32)을 성장시키고, 그 상부에 p－-에피층(33)을 성장시킨다. 여기서, n－-에피층(32)은 소자의 내압을 높이기 위한 드리프트 영역으로 작용하고, p－-에피층(33)은 소자의 동작시 채널영역으로 작용한다. 그런 다음, p－-에피층(33)을 식각함과 더불어 n－-에피층(33)을 소정 깊이만큼 식각하여, V형 홈(34)을 형성한다. 그런 다음, 기판 전면에 버퍼용 산화막 및 질화막을 증착하고, 홈(34)의 기저부가 노출되도록 질화막을 식각한 후, 열산화공정으로 노출된 홈(34)의 기저부에 필드산화막(35)을 형성한다. 그리고 나서, 공지된 방법으로 상기 질화막을 제거한다. 이에 따라, 도 3a에 도시된 바와 같이, 홈(34)의 기저부가 완만하게 된다.
도 3b에 도시된 바와 같이, 필드산화막(35)을 제거하여 완만한 기저부를 가지는 V형 홈을 형성한다. 즉, 완만한 기저부에 의해 전계 집중이 분산된다. 그 후, 드리프트 영역인 n－-에피층(32)의 저항을 감소시키기 위하여, 상기 홈의 기저부 하부의 n－-에피층(32)에 n＋-불순물 이온을 주입하여 n＋-확산영역(36)을 형성한다. 그리고 나서, 기판 전면에 산화막 및 폴리실리콘막을 순차적으로 증착하고 패터닝하여, 게이트 산화막(37) 및 게이트(38)를 형성한다.
도 3c를 참조하면, 게이트(38) 양측의 p－-에피층(33)에 n＋불순물 이온을 주입하여, 게이트(38)와 접하는 제 1 및 제 2 n＋-소오스(39a, 39b)를 형성함과 더불어, 제 1 및 제 2 n＋-소오스(39a, 39b)와 소정 간격으로 이격된 제 3 및 제 4 n＋-소오스(39c, 39d)를 형성한다. 여기서, 제 3 및 제 4 n＋-소오스(39c, 39d)는 이웃하는 트랜지스터(미도시)의 소오스로 각각 사용된다. 그런 다음, 제 1 및 제 3 n＋-소오스(39a, 39c) 사이와 제 2 및 제 4 n＋-소오스(39b, 39d) 사이의 p－-에피층(33)에 p＋-불순물 이온을 주입하여, 제 1 및 제 3 n＋-소오스(39a, 38c)와 접하는 제 1 p＋-영역(40a)과, 제 2 및 제 4 n＋-소오스(39b, 39d)와 접하는 제 2 p＋-영역(40b)을 형성한다.
또한, 도시되지는 않았지만, 제 1 p＋-영역(40a)은 제 1 및 제 3 n＋-소오스(39a, 39c)와 공통배선을 이루어 소오스 전극으로 사용되고, 제 2 p＋-영역(40b)은 제 2 및 제 4 n＋-소오스(39b, 39d)와 공통배선을 이루어 소오스 전극으로 사용된다. 제 1 및 제 2 p＋-영역(40a, 40b)은 채널영역인 p－-에피층(33)의 픽업(pickup)으로 작용하게 된다.
즉, 상기한 VMOS 반도체 소자에서는, 게이트(38)에 문턱전압 이상의 전압이 인가되면, 게이트(38) 하부의 p－-에피층(33)에 채널(A)이 형성되고, 이때 드레인인 n＋-기판(31)으로 전압이 인가되면, 드레인에서의 전류가 n－-에피층(32)의 게이트(38)의 기저부 양측(B)과 채널(A)을 통하여 제 1 내지 제 4 n＋-소오스(39a, 39b, 39c, 39d)로 흐르게 된다. 이때, 게이트(38)의 기저부가 완만하기 때문에, 전류가 분산되어 전계집중 현상이 방지됨으로써, 고내압을 충분히 확보할 수 있다. 뿐만 아니라, n－-에피층(32)의 전류통로부분에 형성된 n＋-확산영역(36)에 의해 n－-에피층(32)의 저항성분이 감소되어, 결국 소자의 온저항이 감소된다.
상기한 본 발명에 의하면, V형 홈의 기저부를 필드산화막을 이용하여 완만하게 형성함으로써, 소자의 동작시 전계의 집중을 방지하여 고내압을 갖는 VMOS반도체 소자를 실현할 수 있다. 또한, 드리프트 영역인 n－-에피층의 전류통로부분에 n＋-확산영역을 형성함으로써 n－-에피층의 저항성분을 감소시켜 소자의 온저항을 감소시킴으로써, 소자의 저손실화 및 스위칭 속도를 향상시킬 수 있다.
한편, 상기 실시예에서는 드레인으로서 n＋-기판을 이용하였지만, n＋-기판 대신에, n－-에피층과 n＋-기판 사이에 n＋-매몰층을 형성하고, n＋-매몰층 상에 p－-에피층을 성장시킨 후, 딥 n＋-영역을 형성하여 드레인을 기판 상부로 인출하도록 형성할 수 있다. 또한, 트렌치 또는 확산격리방법을 이용하여 소자간을 격리시킴으로서 MOS계 소자와 동일 칩상에 집적이 가능하고, 스마트 파워(smart power) 집적회로 등의 전력부에 적용할 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (11)
- 고농도의 제 1 도전형 드레인;상기 드레인 상에 형성되고 기저부가 완만한 V형의 홈을 구비한 저농도의 제 1 도전형 에피층;상기 홈의 완만한 기저부 하부의 상기 제 1 도전형 에피층에 형성된 고농도의 제 1 도전형 확산영역;상기 홈 양측의 제 1 도전형 에피층 상에 형성된 저농도의 제 2 도전형 에피층;상기 홈 상에 형성된 순차적으로 형성된 게이트 산화막 및 게이트;상기 게이트와 접하면서 상기 게이트 양측의 제 2 도전형 에피층에 형성된 고농도의 제 1 도전형 제 1 및 제 2 소오스와, 상기 제 1 및 2 소오스와 소정 간격 이격되어 상기 게이트 양측의 제 2 도전형 에피층에 형성된 고농도의 제 1 도전형 제 3 및 제 4 소오스; 및,상기 제 1 및 제 3 소오스와, 상기 제 2 및 제 4 소오스와 접하면서 상기 제 2 도전형 에피층에 형성된 고농도 제 2 도전형 제 1 및 제 2 확산영역을 포함하는 것을 특징으로 하는 VMOS 반도체 소자.
- 제 1 항에 있어서, 상기 드레인은 고농도의 제 1 도전형 기판인 것을 특징으로 하는 VMOS 반도체 소자.
- 제 1 항에 있어서, 상기 제 2 도전형 에피층은 채널영역인 것을 특징으로 하는 VMOS 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 확산영역은 상기 제 1 및 제 3 소오스와 공통배선을 이루고, 상기 제 2 확산영역은 상기 제 2 및 제 4 소오스와 공통배선을 이루는 것을 특징으로 하는 VMOS 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 도전형은 n형이고, 상기 제 2 도전형은 p형인 것을 특징으로 하는 VMOS 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 도전형은 p형이고, 상기 제 2 도전형은 n형인 것을 특징으로 하는 VMOS 반도체 소자.
- 고농도의 제 1 도전형 기판 상에 저농도의 제 1 도전형 에피층 및 저농도의 제 2 도전형 에피층을 순차적으로 형성하는 단계;상기 제 2 도전형 에피층과 제 1 도전형 에피층을 소정 깊이 만큼 식각하여 V형 홈을 형성하는 단계;상기 V형 홈의 기저부를 완만하게 하는 단계;상기 홈의 기저부 하부의 상기 제 1 도전형 에피층에 고농도의 제 1 도전형 확산영역을 형성하는 단계;상기 홈 상에 게이트 절연막 및 게이트를 순차적으로 형성하는 단계;상기 게이트 양 측의 제 2 도전형 에피층에 상기 게이트와 접하도록 고농도의 제 1 도전형 제 1 및 제 2 소오스를 형성함과 동시에, 상기 제 1 및 2 소오스와 소정 간격 이격되도록 상기 게이트 양측의 제 2 도전형 에피층에 고농도의 제 1 도전형 제 3 및 제 4 소오스를 형성하는 단계; 및,상기 제 1 및 제 3 소오스와, 상기 제 2 및 제 4 소오스와 접하도록 상기 제 2 도전형 에피층에 고농도의 제 2 도전형 확산영역을 형성하는 단계를 포함하는 것을 특징으로 하는 VMOS 반도체 소자의 제조방법.
- 제 7 항에 있어서, 상기 V형 홈의 기저부를 완만하게 하는 단계는상기 V형 홈의 기저부에 필드 산화막을 형성하는 단계; 및,상기 필드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 VMOS 반도체 소자의 제조방법.
- 제 7 항에 있어서, 상기 제 2 도전형 에피층은 채널영역인 것을 특징으로 하는 VMOS 반도체 소자의 제조방법.
- 제 7 항에 있어서, 상기 제 1 도전형은 n형이고, 상기 제 2 도전형은 p형인 것을 특징으로 하는 VMOS 반도체 소자의 제조방법.
- 제 7 항에 있어서, 상기 제 1 도전형은 p형이고, 상기 제 2 도전형은 n형인 것을 특징으로 하는 VMOS 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970078571A KR100264732B1 (ko) | 1997-12-30 | 1997-12-30 | V-모스 반도체 소자 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970078571A KR100264732B1 (ko) | 1997-12-30 | 1997-12-30 | V-모스 반도체 소자 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990058445A KR19990058445A (ko) | 1999-07-15 |
| KR100264732B1 true KR100264732B1 (ko) | 2000-09-01 |
Family
ID=19529876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970078571A KR100264732B1 (ko) | 1997-12-30 | 1997-12-30 | V-모스 반도체 소자 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100264732B1 (ko) |
-
1997
- 1997-12-30 KR KR1019970078571A patent/KR100264732B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990058445A (ko) | 1999-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102000886B1 (ko) | 절연 게이트형 스위칭 장치와 그 제조 방법 | |
| KR100859701B1 (ko) | 고전압 수평형 디모스 트랜지스터 및 그 제조 방법 | |
| KR100232369B1 (ko) | 향상된 성능의 가로 방향 이중 확산 mos 트랜지스터 및 그 제조 방법 | |
| JP5547361B2 (ja) | 埋込み軽ドープ・ドレイン領域を含む金属酸化膜半導体デバイス | |
| US4599118A (en) | Method of making MOSFET by multiple implantations followed by a diffusion step | |
| KR100958421B1 (ko) | 전력 소자 및 그 제조방법 | |
| USRE32800E (en) | Method of making mosfet by multiple implantations followed by a diffusion step | |
| US20030057478A1 (en) | Mos-gated power semiconductor device | |
| KR20100064264A (ko) | 반도체 소자 및 이의 제조 방법 | |
| JP2005520319A (ja) | 対称的トレンチ金属酸化膜半導体電界効果トランジスタ素子及びその製造方法 | |
| KR100481850B1 (ko) | 수직형 디모스 소자 및 그 제조방법 | |
| KR100396703B1 (ko) | 고전압 소자 및 그 제조방법 | |
| JPH0621468A (ja) | 絶縁ゲート型半導体装置 | |
| KR20000013572A (ko) | 트렌치형 파워 모스펫 및 그 제조방법 | |
| KR20100067567A (ko) | 반도체 소자 및 이의 제조 방법 | |
| KR100871976B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR950008257B1 (ko) | 모스(mos) 트랜지스터 및 그 제조방법 | |
| CN113035962B (zh) | 结型场效应晶体管及其制造方法 | |
| KR100264732B1 (ko) | V-모스 반도체 소자 및 그의 제조방법 | |
| KR100264733B1 (ko) | V-모스 반도체 소자 및 그의 제조방법 | |
| KR101099560B1 (ko) | 고전압 트랜지스터 제조방법 | |
| KR100346339B1 (ko) | 반도체 장치 | |
| KR100257074B1 (ko) | 모스팻 및 이의 제조방법 | |
| KR20200039235A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100192183B1 (ko) | 고전압 트랜지스터의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050524 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |