KR100263199B1 - 동기식 전송장치에서의 클록손실 검출회로 - Google Patents

Abstract

가. 청구범위에 기재된 발명이 속한 기술분야:

데이터 전송에 관련된 기술이다.

나. 발명이 해결하려고 하는 기술적 과제:

동기식 전송장치에서의 클록손실(clock loss) 검출을 위한 회로를 구현한다.

다. 그 발명의 해결방법의 요지:

본 발명의 동기식전송장치에서의 클록손실 검출회로는, 외부클록의 손실을 미리 설정한 제1시간범위에 근거하여 판단하는 외부클록 손실 판단부와, 상기 외부클록의 정상을 미리 설정된 제2시간범위에 근거하여 판단하는 외부클록 정상 판단부와, 상기 클록 손실 및 정상판단에 의거하여 클록손실 유무를 출력하는 출력부로 구성한다.

라. 발명의 중요한 용도:

동기식 전송장치

Description

동기식 전송장치에서의 클록손실 검출회로

본 발명은 데이터 전송장치에 관한 것으로, 특히 동기식 전송장치에서의 클록손실(clock loss) 검출을 위한 회로에 관한 것이다.

동기식 전송장치에서 동기시 가장 중요한 것은 클록이다. 만약 클록이 없어지거나 부분 손실이 있게 되면 해당 전송장치에 큰 타격을 입게 된다. 그러므로, 만약 클록이 해당 전송장치에 인가되지 않으면 이를 검출하고 대체 클록으로 절체하거나 또는 상태를 감시하여 제어부에 알려주는 조치를 취할 수 있는 회로가 구비되어야 한다.

도 1에서는 일반적인 동기식 전송장치에서의 신호감시를 위한 블록 구성을 보여주고 있다. 도 1을 참조하면, 감시제어부 4는 동기식 전송장치 2를 감시하고 있다가 동기식전송장치 2가 오류가 발생하게 되면 시스템을 절체하라는 명령이나 또는 오류가 발생한 일정구간동안은 클록신호를 무시하라고 하는 등의 감시제어명령을 하게 된다.

그렇지만 도 1과 같은 감시제어부 4는 오류가 발생되면 동기식 전송장치 2내의 회로내에 의해서 문제가 발생되었는지 아니면 수신된 신호(클록)에서 오류가 발생했는지를 정확히 알 수가 없어서, 신속하고 정확한 대처를 수행할 수가 없었다.

따라서 본 발명의 목적은 동기식 전송장치에서 외부에서 인가되는 클록이 손실됨을 정확히 검출하여 알려주는 클록손실 검출회로를 제공하는데 있다.

본 발명의 다른 목적은 추가적인 외부 회로소자를 필요로 하지도 않고 간단하게 구현할 수 있는 동기식 전송장치에서의 클록손실 검출회로를 제공하는데 있다.

상기한 목적에 따라, 본 발명은, 동기식전송장치에서의 클록손실 검출회로에 있어서, 외부클록의 손실을 미리 설정한 제1시간범위에 근거하여 판단하는 외부클록 손실 판단부와, 상기 외부클록의 정상을 미리 설정된 제2시간범위에 근거하여 판단하는 외부클록 정상 판단부와, 상기 클록 손실 및 정상판단에 의거하여 클록손실 유무를 출력하는 출력부로 구성함을 특징으로 한다.

도 1은 일반적인 동기식 전송장치에서의 신호감시를 위한 블록 구성도,

도 2는 본 발명의 실시예에 따른 클록손실 검출회로도,

도 3은 클록손실 상태가 논리 로우상태일 경우 도 2의 각부 동작 파형도,

도 4는 클록손실 상태가 논리 하이상태일 경우 도 2의 각부 동작 파형도.

이하 본 발명의 바람직한 실시예들을 첨부한 도면을 참조하여 상세히 설명한다. 도면들중 동일한 구성요소들은 가능한 한 어느 곳에서든지 동일한 부호들로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

도 2는 본 발명의 실시예에 따라 동기식전송장치에 구비된 클록손실 검출회로도로서, 오실레이터 10, 외부클록 손실 판단부 11, 외부클록 정상 판단부 16, 출력부 17로 구성된다. 동기식전송장치에 구비된 도 2의 클록손실 검출회로에는 외부클록 Y2가 수신된다.

도 2의 클록손실 검출회로를 참조하면, 내부클록발생부인 오실레이터(oscillator) 10에서는 2.048MHz(=488.281㎱)의 내부클록 Y1을 발생한다. 상기 내부클록 Y1은 본 발명의 실시예에서는 기준클록으로 사용된다.

한편 본 발명의 실시예에 따라 클록손실 유무를 알고자 하는 클록은 도 2에서 도시된 Y2이다. 상기 Y2는 예컨대, 38.88MHz(=25.72㎱)의 외부클록으로서 외부에서 전송되어 동기식전송장치에 입력된다. 상기 외부클록 Y2는 외부클록 손실 판단부 11 및 외부클록 정상 판단부 16에 인가된다.

외부클록 손실 판단부 11은 외부클록 Y1의 손실상태를 미리 설정한 제1시간범위에 근거하여 판단하고, 외부클록 정상 판단부 16은 상기 외부클록 Y1의 정상상태를 미리 설정된 제2시간범위에 근거하여 판단한다. 상기 외부클록 손실 판단부 11은 제1카운터 12 및 제2카운터 14로 구성된다. 상기 제1카운터 12 및 제2카운터 14는 본 발명의 실시예에 따라 예컨대, 8진 카운터로 구성된다. 상기 제1카운터 12 및 제2카운터 14의 단수(mod)는 상기 미리 설정한 제1시간범위의 설정값에 따라 임의로 조정될 수 있다. 외부클록 정상 판단부 16은 제3카운터로 구성되는데, 상기 제3카운터는 본 발명의 실시예에 따라 예컨대, 24진 카운터로 구성된다. 상기 제3카운터의 단수(mod)는 상기 미리 설정한 제2시간범위의 설정값에 따라 임의로 조정될 수 있다.

외부클록 손실 판단부 11 및 외부클록 정상 판단부 12에서 판단한 클록 손실 및 클록정상의 판단값은 오아게이트 18 및 디형 플립플롭 20으로 구성된 출력부 17에 인가된다. 상기 출력부 17은 상기 클록 손실 및 클록정상의 판단에 의거하여 클록손실 유무를 출력한다.

도 2의 유기적 연결 구성을 상세히 설명하면 다음과 같다. 오실레이터(oscillator) 10에서 발생하는 2.048MHz(=488.281㎱)의 내부클록 Y1은 외부클록 손실 판단부 11의 제1카운터 12, 제2카운터 14 및 외부클록 정상 판단부 16인 제3카운터의 클록단(C)에 인가된다. 상기 제1카운터 12, 제2카운터 14, 및 제3카운터 16의 칩인에이블단(CE)은 전원 VCC가 인가되고 있다. 그리고 외부에서 인가되는 38.88MHz(=25.72㎱)의 외부클록 Y2는 제1카운터 12의 클리어단(CLR), 제2카운터 14의 클리어단(CLR), 제3카운터 16의 클록단(C)에 인가된다. 제1카운터 12의 출력단(TC)는 오아게이트 18의 일입력단에 연결되고, 제2카운터 14의 출력단(TC)은 상기 오아게이트 18의 타입력단에 연결된다. 오아게이트 18의 출력선은 입력단(D)이 전원 VCC에 연결된 디형 플립플롭 20의 게이트단(G)에 연결된다. 제3카운터 16의 출력단(TC)은 상기 디형 플립플롭 20의 클리어단(CLR)에 연결되어 있다. 상기 디형 플립플롭 20의 출력단(Q)에서 출력되는 신호 OUT는 클록손실 여부의 정보를 가지고 있으며 운용자에게 제공되며, 제3카운터 16의 클리어단(CLR)에도 인가된다.

상기한 바와 같은 구성의 도 2의 클록손실 검출회로는 FPGA(Field Programmable Gate Array)로 구현할 수 있다.

도 3은 외부클록 Y2의 손실 상태가 논리 "로우"상태일 경우 도 2의 각부 동작 파형도이고, 도 4는 외부클록 Y2의 손실 상태가 논리 "하이"상태일 경우 도 2의 각부 동작 파형도이다.

이하 도 2 내지 도 4를 참조하여 본 발명의 실시예에 따른 동작을 상세히 설명한다.

(1) 먼저 도 2를 참조하여 38.88MHz의 외부클록 Y2가 동기식 전송장치에 정상적으로 수신될 경우의 동작을 설명한다.

38.88MHz(=25.72㎱)의 외부클록 Y2가 정상적으로 수신되고 있으면, 외부클록 손실 판단부 11의 제1카운터 12 및 제2카운터 14는 각각 25.72㎱마다 외부클록 Y2에 의해 클리어된다. 즉, 상기 제1카운터 12는 클리어단(CLR)으로 인가되는 38.88MHz(=25.72㎱)의 하강에지(falling edge)마다 클리어되며, 상기 제2카운터 14는 클리어단(CLR)으로 인가되는 38.88MHz(=25.72㎱)의 상승에지(rising edge)마다 클리어된다. 제1카운터 12 및 제2카운터 14는 2⁸값까지 카운트하여야 출력단(TC)을 통해 논리 "하이"상태의 카운트신호 CNT1 및 CNT2를 출력한다. 따라서 정상적인 외부클록 Y2가 인가되면, 제1 및 제2카운터 12,14는 25.72㎱마다 클리어되므로 출력단(TC)을 통해 논리 "로우"상태의 카운트신호 CNT1 및 CNT2를 출력하게 된다. 출력부 17의 오아게이트 18은 제1카운터 12 및 제2카운터 14의 논리 "로우"상태에 의해 논리 "로우"상태의 출력을 디형 플립플롭 20으로 인가하게 되고, 디형 플립플롭 20은 이에 응답하여 논리 "로우"상태의 클록손실여부신호 OUT를 출력한다. 논리 "로우"상태의 클록손실여부신호 OUT는 외부클록 Y2가 정상적으로 입력되고 있슴을 의미한다.

(2) 다음으로 외부클록 Y2가 논리 "로우"상태로 손실될 경우 및 외부클록 Y2가 복구되었을 경우의 클록손실 검출 동작을 도 2 및 도 3을 참조하여 상세히 설명한다.

38.88MHz(=25.72㎱)의 외부클록 Y2가 논리 "로우"상태로 손실될 경우 외부클록 손실 판단부 11의 제1카운터 12는 도 3에 도시된 바와 같이, 상기 외부클록 Y2의 하강에지시 클리어된 후, 오실레이터 10에서 제공하는 2.048MHz(=488.281㎱)의 내부클록 Y1에 응답하여 카운트를 시작한다. 제1카운터 12는 8진 카운터이므로 외부클록 Y2의 논리 "로우"상태의 손실이 약 125㎲(≒488.281㎱×2⁸)이상 계속 지속되면 즉, 제1카운터 12가 2⁸번까지 카운트완료를 하게 되면 논리 "하이"상태의 펄스(=488.281㎱)인 제1카운트신호 CNT1을 오아게이트 18로 출력한다. 상기 약 125㎲(≒488.281㎱×2⁸)는 전기한 바 있는 미리 설정한 제1시간범위로서 운용자에 의해서 임의로 조정될 수 있다. 오아게이트 18은 상기 제1카운터 12로부터 출력되는 논리 "하이"상태의 제1카운트신호 CNT1에 응답하여 디형 플립플롭 20의 게이트단(G)으로 논리 "하이"상태를 출력한다. 디형 플립플롭 20은 이에 응답하여 도 3에 도시된 바와 같은 논리 "하이"상태의 클록손실여부신호 OUT를 출력한다. 논리 "하이"상태의 클록손실여부신호 OUT는 외부클록 Y2가 손실되었슴을 의미한다.

한편 상기 클록손실여부신호 OUT가 논리 "하이"상태가 되면 외부클록 정상 판단부인 제3카운터 16은 클리어된다. 상기 제3카운터 16은 클리어된 후 외부로부터 38.88MHz(=25.72㎱)의 외부클록 Y2가 정상적으로 입력되면 상기 외부클록 Y2에 응답하여 카운트된다. 제3카운터 16은 24진 카운터이므로 외부클록 Y2의 정상적 입력이 약 430㎳(≒25.72㎱×2²⁴)이상 계속 지속되면 즉, 제3카운터 16이 2²⁴번까지 카운트완료를 하게 되면 도 3에 도시한 바와 같이, 논리 "하이"상태의 펄스(=488.281㎱)인 제3카운트신호 CNT3을 디형 플립플롭 20의 클리어단(CLR)으로 인가한다. 그에 따라 디형 플립플롭 20은 논리 "하이"상태로 유지하고 있던 클록손실여부신호 OUT를 논리 "로우"상태로 천이하여 출력하게 된다. 상기 클록손실여부 신호 OUT가 논리 "로우"상태로 되면 외부클록 Y2가 정상적으로 입력됨을 의미한다. 상기 제3카운터에서 카운팅한 약 430㎳(≒25.72㎱×2²⁴)의 시간값은 전기한 바 있는 미리 설정한 제2시간범위로서 운용자에 의해서 임의로 조정될 수 있다.

(3) 마지막으로 외부클록 Y2가 논리 "하이"상태로 손실될 경우 및 외부클록 Y2가 복구되었을 경우의 클록손실 검출 동작을 도 2 및 도 4를 참조하여 상세히 설명한다.

38.88MHz(=25.72㎱)의 외부클록 Y2가 논리 "하이"상태로 손실될 경우 외부클록 손실 판단부 11의 제2카운터 14는 도 4에 도시된 바와 같이, 상기 외부클록 Y2의 상승에지시 클리어된 후, 오실레이터 10에서 제공하는 2.048MHz(=488.281㎱)의 내부클록 Y1에 응답하여 카운트를 시작한다. 제2카운터 14도 제1카운터 12와 마찬가지로 8진 카운터이므로 외부클록 Y2의 논리 "로우"상태의 손실이 약 125㎲(≒488.281㎱×2⁸)이상 계속 지속되면 즉, 제2카운터 14가 2⁸번까지 카운트완료를 하게 되면 논리 "하이"상태의 펄스(=488.281㎱)인 제2카운트신호 CNT2를 오아게이트 18로 출력한다. 상기 약 125㎲(≒488.281㎱×2⁸)는 전기한 바 있는 미리 설정한 제1시간범위로서 운용자에 의해서 임의로 조정될 수 있다. 오아게이트 18은 상기 제2카운터 14로부터 출력되는 논리 "하이"상태의 제2카운트신호 CNT2에 응답하여 디형 플립플롭 20의 게이트단(G)으로 논리 "하이"상태를 출력한다. 디형 플립플롭 20은 이에 응답하여 도 3에 도시된 바와 같은 논리 "하이"상태의 클록손실여부신호 OUT를 출력한다. 논리 "하이"상태의 클록손실여부신호 OUT는 외부클록 Y2가 손실되었슴을 의미한다.

한편 상기 클록손실여부신호 OUT가 논리 "하이"상태가 되면 외부클록 정상 판단부인 제3카운터 16은 클리어된다. 상기 제3카운터 16은 클리어된 후 외부로부터 38.88MHz(=25.72㎱)의 외부클록 Y2가 정상적으로 입력되면 상기 외부클록 Y2에 응답하여 카운트된다. 제3카운터 16은 24진 카운터이므로 외부클록 Y2의 정상적 입력이 약 430㎳(≒25.72㎱×2²⁴)이상 계속 지속되면 즉, 제3카운터 16이 2²⁴번까지 카운트완료를 하게 되면 도 3에 도시한 바와 같이, 논리 "하이"상태의 펄스(=488.281㎱)인 제3카운트신호 CNT3을 디형 플립플롭 20의 클리어단(CLR)으로 인가한다. 그에 따라 디형 플립플롭 20은 논리 "하이"상태로 유지하고 있던 클록손실여부신호 OUT를 논리 "로우"상태로 천이하여 출력하게 된다. 상기 클록손실여부 신호 OUT가 논리 "로우"상태로 되면 외부클록 Y2가 정상적으로 입력됨을 의미한다. 상기 제3카운터에서 카운팅한 약 430㎳(≒25.72㎱×2²⁴)의 시간값은 전기한 바 있는 미리 설정한 제2시간범위로서 운용자에 의해서 임의로 조정될 수 있다.

상술한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 여러가지 변형이 본 발명의 범위에서 벗어나지 않고 실시할 수 있다. 따라서 본 발명의 범위는 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위의 균등한 것에 의해 정해 져야 한다.

상술한 바와 같이 본 발명은 상술한 바와 같은 클록손실 검출회로를 구현하므로, 화로 동작에 필수적인 시스템 클록을 외부로부터 받는 경우에 있어 외부클록이상 발생을 조기에 찾아 알려줌으로써 운용자가 보다 신속하게 문제점을 찾거나 그에 따른 대책을 강구할 수 있다. 또한 클록손실 검출회로를 FPGA를 사용하여 구현함으로써 추가적인 외부 회로소자를 필요로 하지도 않고 간단하게 구현할 수 있다.

Claims (12)

1. 동기식전송장치에서의 클록손실 검출회로에 있어서,

   외부클록의 손실을 미리 설정한 제1시간범위에 근거하여 판단하는 외부클록 손실 판단부와,

   상기 외부클록의 정상을 미리 설정된 제2시간범위에 근거하여 판단하는 외부클록 정상 판단부와,

   상기 클록 손실 및 정상판단에 의거하여 클록손실 유무를 출력하는 출력부로 구성함을 특징으로 하는 클록손실 검출회로.
2. 제1항에 있어서, 상기 외부클록 손실 판단부는

   상기 외부클록의 제1논리상태에서 동작하고 내부클록에 응답하여 상기 제1시간범위를 카운트하여 카운트완료신호를 출력하는 제1카운터와,

   상기 외부클록의 제2논리상태에서 동작하고 내부클록에 응답하여 상기 제1시간범위를 카운트하여 카운트완료신호를 출력하는 제2카운터로 구성함을 특징으로 하는 클록손실 검출회로.
3. 제2항에 있어서, 상기 내부클록을 발생하는 오실레이터를 더 구비함을 특징으로 하는 클록손실 검출회로.
4. 제2항에 있어서, 상기 외부클록 정상 판단부는

   상기 출력부의 클록손실 없슴의 논리상태에서 동작하고 상기 외부클록에 응답하여 상기 제2시간범위를 카운트하고 카운트완료시 상기 출력부를 제어하는 제3카운터로 구성함을 특징으로 클록손실 검출회로.
5. 제4항에 있어서, 상기 출력부는

   상기 제1카운터와 제2카운터의 출력을 논리게이팅하여 출력하는 논리게이트와,

   상기 제3카운터의 제어상태에 따라 상기 논리게이트의 출력을 선택적으로 래치하여 출력하는 래치로 구성함을 특징으로 하는 클록손실 검출회로.
6. 제5항에 있어서, 상기 논리게이트는 오아게이트임을 특징으로 하는 클록손실 검출회로.
7. 제1항에 있어서, 상기 제1시간범위는 수백 마이크로초(㎲)임을 특징으로 하는 클록손실 검출회로.
8. 제1항에 있어서, 상기 제1시간범위는 수백 밀리초(㎳)임을 특징으로 하는 클록손실 검출회로.
9. 동기식전송장치에서의 클록손실 검출회로에 있어서,

   내부클록을 생성하는 내부클록발생부와,

   외부클록의 제1논리상태에서 동작하고 상기 내부클록에 응답하여 상기 제1시간범위를 카운트하여 제1카운트완료신호를 출력하는 제1카운터와,

   상기 외부클록의 제2논리상태에서 동작하고 상기 내부클록에 응답하여 상기 제1시간범위를 카운트하여 제2카운트완료신호를 출력하는 제2카운터와,

   클록정상상태시 동작하고 상기 외부클록에 응답하여 상기 제2시간범위를 카운트하여 제3카운트완료신호를 출력하는 제3카운터와,

   상기 제1카운트완료신호 또는 상기 제1카운트완료신호의 인가에 따라 상기 외부클록이 손실됨을 출력하고 상기 제3카운트완료신호의 인가에 따라 상기 외부클록이 정상임을 출력하는 출력부로 구성함을 특징으로 하는 클록손실 검출회로.
10. 제9항에 있어서, 상기 출력부는

    상기 제1카운트완료신호와 제2카운트완료신호를 오아게이팅하여 출력하는 오아게이트와,

    상기 오아게이트의 출력 및 상기 제3카운트완료신호의 인가에 따라 상기 외부클록을 손실유무를 출력하는 래치로 구성함을 특징으로 클록손실 검출회로.
11. 제10항에 있어서, 상기 래치는 게이트단이 상기 오아게이트의 출력선에 연결되고, 클리어단이 상기 제3카운터의 출력선에 연결되며, 입력단이 전원단에 연결됨을 특징으로 하는 클록손실 검출회로.
12. 제9항에 있어서, 상기 클록손실 검출회로는 FPGA로 구현함을 특징으로 하는 클록손실 검출회로.