KR100256826B1 - Manufacturing method of semiconductor device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a semiconductor device is to secure an overlap margin of a pad poly and a cell contact while a pad poly SAC is formed, thus to improve reliability and yields of a semiconductor device. CONSTITUTION: A pad polysilicon layer is deposited after a source/drain impurity in low concentration is implanted into a semiconductor substrate on which an isolation oxide layer(12) and a gate layer are successively deposited. A photoresist pattern is formed on the pad polysilicon layer, and then using the same, a pad polysilicon pattern is formed. A bit line contact mask is formed on a structure in which the first interlayer dielectric(21) is formed on the former entire structure, and then the first interlayer dielectric is etched. A bit line insulating layer is formed on a structure on which a bit line electrode is formed. The bit line insulating layer is anisotropically etched, and on the resultant structure, the second interlayer dielectric(25) is formed. A photoresist pattern for forming a storage contact is formed on the second interlayer dielectric in such a manner that the photoresist pattern is far from a gate electrode in an operative region and overlaps with a gate electrode of the insulating layer. A storage electrode substance is formed after the photoresist layer and the first/second insulating layers are successively removed.

Description

반도체 소자의 제조방법Manufacturing method of semiconductor device

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 디램셀 제조 공정중 패드 폴리 색(Pad Poly SAC) 형성 공정시 패드 폴리의 위치와 비트라인 전극 및 전하 보존 전극 콘택을 서로 어굿나게 함으로써 패드 폴리의 디파인 및 패드 폴리와 셀 콘택의 오버랩 마진(Overlap Margin)을 확보하여 반도체 소자의 제조 공정수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, in the process of forming a pad poly sac during a semiconductor DRAM cell manufacturing process, a pad poly is formed by matching the position of the pad poly with bit line electrodes and charge preserving electrode contacts. The present invention relates to a method for manufacturing a semiconductor device capable of improving the manufacturing process yield and reliability of a semiconductor device by securing an overlap margin of a fine and pad poly and a cell contact.

반도체 디램 소자의 고집적화로 인해 반도체 소자의 셀 크기도 점점 줄어들게 되어 전하 보존 전극의 전극 콘택 및 비트라인 전극 콘택이 어려워지므로 최근에는 패드 폴리 색을 많이 이용하고 있다.Due to the high integration of semiconductor DRAM devices, the cell size of semiconductor devices is gradually reduced, so that the electrode contacts and the bit line electrode contacts of the charge preservation electrodes are difficult.

그러나 상기 패드 폴리 색 공정은 디파인을 하는 것이 매우 어려운데, 이는 종래의 레이아웃 형성 기술에서 패드 폴리 스페이스(Pad Poly Space)가 적고, 또한 크기도 작기 때문에 발생하게 되는 것이다.However, the pad poly color process is very difficult to fine, which is caused by the small pad poly space and the small size in the conventional layout forming technique.

이로 인하여 셀 콘택과의 오버랩 마진이 부족하여 결국 반도체 소자의 제조공정 수율 및 신뢰성을 저하시키게 되는 문제점이 있다,As a result, the overlap margin with the cell contacts is insufficient, resulting in a decrease in the manufacturing process yield and reliability of the semiconductor device.

따라서 본 발명은 상기한 문제점을 해결하기 위하여 반도체 소자의 제조공정중 패드 폴리 색을 형성하는 공정시, 패드 폴리의 위치와 비트라인 전극 및 전하 보존 전극 콘택을 서로 어굿나게 하여 패드 폴리의 디파인 및 패드 폴리와 셀 콘택의 오버랩 마진을 충분히 확보하도록 하고, 아울러 전하 보존 전극으로 사용하는 패드 폴리 및 전하 보존 전극 콘택이 절연막 위의 게이트 전극 상부에 걸치게 하고, 비트라인 전극을 전하 보존 전극 콘택과 걸치게 함으로써 패드 폴리 영역을 최대화 되도록 하여 반도체 소자의 제조 공정수율 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Therefore, in order to solve the above problems, the present invention provides a method for forming a pad poly color during the manufacturing process of a semiconductor device, by matching the position of the pad poly with the bit line electrode and the charge preserving electrode contact. Ensure sufficient margin of overlap between the poly and cell contacts, pad pads and charge preservation electrode contacts used as charge preservation electrodes over the gate electrode on the insulating film, and bit line electrodes over the charge preservation electrode contacts Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of maximizing a pad poly region, thereby improving a process yield and reliability of a semiconductor device.

도 1a 내지 도 1c 는 본 발명의 기술에 따른 반도체 디램 셀의 레이 아웃도1A-1C are layout views of a semiconductor DRAM cell in accordance with the techniques of the present invention.

도 2a 내지 도 6a 는 본 발명의 방법에 따른 반도체 디램 셀의 제조 공정단계를 도시한 단면도2A through 6A are cross-sectional views illustrating a process of manufacturing a semiconductor DRAM cell according to the method of the present invention.

도 2b 내지 도 6b 는 상기 도 2a 내지 도 6a 와 수직한 방향에서 본 단면도2b to 6b are sectional views seen in a direction perpendicular to the above FIGS. 2a to 6a.

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

1 : 폴리 1(게이트) 3 : 소자분리영역1: Poly 1 (gate) 3: Device isolation region

5 : 비트라인 콘택 6 : 전하보존 콘택5: bit line contact 6: charge storage contact

7 : 패드 폴리 8 : 비트라인7: pad poly 8: bit line

11 : 실리콘 기판 12 : 소자분리 산화막11 silicon substrate 12 device isolation oxide film

13 : 게이트 산화막 14 : 게이트 전극13 gate oxide film 14 gate electrode

15 : 게이트 마스크 절연막 16 : 게이트 측면 산화막15 gate mask insulating film 16 gate side oxide film

17 : 소오스/드레인 19 : 패드 폴리 실리콘17 source / drain 19 pad polysilicon

20,22,26 : 감광막 패턴 21 : 제 1 층간 절연막20, 22, 26: photosensitive film pattern 21: first interlayer insulating film

23 : 비트라인 전극 25 : 제 2 층간 절연막23 bit line electrode 25 second interlayer insulating film

27 : 전하 보존 전극27: charge preservation electrode

상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은,Method for manufacturing a semiconductor device according to the present invention for achieving the above object,

반도체 기판상에 소자분리 산화막 및 게이트 적층막을 차례로 형성하는 단계와,Sequentially forming a device isolation oxide film and a gate stacked film on a semiconductor substrate;

저농도 소오스/드레인 불순물 주입하는 단계와,Injecting low concentration source / drain impurities,

전체구조 상부에 패드 폴리실리콘을 증착하는 단계와,Depositing pad polysilicon on the entire structure;

상기 패드 폴리실리콘층 상부에 감광막 패턴을 형성한 후, 상기 감광막 패턴을 이용하여 상기 패드 폴리실리콘 패턴을 형성하는 단계와,Forming a photoresist pattern on the pad polysilicon layer, and then forming the pad polysilicon pattern using the photoresist pattern;

전체구조 상부에 제 1 층간 절연막을 형성한 후, 패터닝하여 비트라인 콘택 마스크를 형성하는 단계와,Forming a bit line contact mask by forming a first interlayer insulating film over the entire structure, and then patterning the bit line contact mask;

상기 비트라인 콘택 마스크로 상기 제 1 층간 절연막을 식각하는 단계와,Etching the first interlayer insulating layer with the bit line contact mask;

비트라인 전극 형성물질을 증착하고, 그 상부에 비트라인 마스크용 절연막을 증착한 후 비트라인 전극을 형성하는 단계와,Depositing a bit line electrode forming material, depositing an insulating film for a bit line mask thereon, and then forming a bit line electrode;

전체구조 상부에 비트라인 절연막을 증착하는 단계와,Depositing a bit line insulating film on the entire structure;

상기 비트라인 절연막을 비등방성 식각으로 식각하는 단계와,Etching the bit line insulating layer by anisotropic etching;

전체구조 상부에 제 2 층간 절연막을 형성하는 단계와,Forming a second interlayer insulating film on the entire structure;

상기 제 2 층간 절연막 상부에 전하 보존 콘택 마스크를 이용하여 동작영역의 게이트 전극에서는 멀리 떨어지고, 절연막의 게이트 전극에는 걸쳐지도록 하는 전하 보존 콘택 형성용 감광막 패턴을 형성하는 단계와,Forming a photoresist pattern for forming a charge preserving contact on the second interlayer insulating layer so as to be spaced apart from the gate electrode of the operation region and over the gate electrode of the insulating layer by using a charge preserving contact mask;

상기 감광막 패턴을 이용하여 상기 제 2 층간 절연막, 제 1 층간 절연막을 차례로 식각하는 단계와,Etching the second interlayer insulating film and the first interlayer insulating film sequentially using the photosensitive film pattern;

상부의 감광막을 제거한 후, 전체구조 상부에 전하 보존 전극 물질을 형성하는 단계를 포함하는 것을 특징으로 한다.After removing the upper photoresist layer, forming a charge preservation electrode material on the entire structure.

이하 첨부된 도면을 참조하여 본 발명에 대한 상세한 설명을 하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1c 는 본 발명의 기술에 따른 반도체 디램 셀의 레이 아웃도이다.1A-1C are layout views of a semiconductor DRAM cell in accordance with the techniques of this disclosure.

상기 도 1a 에서는 소자분리영역(3), 폴리1 게이트(1), 비트라인 콘택(5)이 각각 형성되어 있으며,In FIG. 1A, an isolation region 3, a poly1 gate 1, and a bit line contact 5 are formed, respectively.

상기 도 1b 에서는 소자분리영역(3), 폴리1 게이트(1), 비트라인 콘택(5), 전하 보존 콘택(6), 패드 폴리(7)가 각각 형성되어 있다.In FIG. 1B, an isolation region 3, a poly1 gate 1, a bit line contact 5, a charge storage contact 6, and a pad poly 7 are formed, respectively.

또한 상기 도 1c 에서는 소자분리영역(3), 폴리1 게이트(1), 비트라인 콘택(5), 전하 보존 콘택(6), 패드 폴리(7), 비트라인(8)이 각각 형성되어 있다.In FIG. 1C, the device isolation region 3, the poly1 gate 1, the bit line contact 5, the charge storage contact 6, the pad poly 7 and the bit line 8 are formed.

한편, 상기 도 1c 에 도시된 바와 같이, 패드 폴리(7)의 위치와 비트라인(8) 및 전하 보존 전극 콘택(6)을 서로 어긋나게 하고 있다.On the other hand, as shown in FIG. 1C, the position of the pad poly 7 and the bit line 8 and the charge storage electrode contact 6 are shifted from each other.

도 2a 내지 도 6a 는 본 발명의 방법에 따른 반도체 디램 셀의 제조 공정단계를 도시한 단면도이다.2A through 6A are cross-sectional views illustrating a process of manufacturing a semiconductor DRAM cell according to the method of the present invention.

한편, 상기 도 2a 내지 도 6a 의 측면에 도시한 도 2b 내지 도 6b 는 상기 도 2a 내지 도 6a 와 수직한 방향에서 본 단면도이다.2B through 6B are cross-sectional views seen in a direction perpendicular to the above FIGS. 2A through 6A.

먼저 도 2a 와 도 2b 를 참조하면, 실리콘 기판(11)상에 소자분리 산화막(12), 게이트 산화막(13), 게이트 전극(14), 게이트 마스크 절연막(15), 게이트 측면 산화막(16)을 차례로 형성한다.2A and 2B, an element isolation oxide film 12, a gate oxide film 13, a gate electrode 14, a gate mask insulating film 15, and a gate side oxide film 16 are disposed on a silicon substrate 11. Form in turn.

그 후 N-저농도 소오스/드레인 불순물을 주입하여 소오스/드레인 접합영역(17)을 형성한다. 다음, 전체구조 상부에 패드 폴리실리콘(19)을 증착하고, 상기 패드 폴리실리콘층(19) 상부에 감광막 패턴(20)을 형성한다.Thereafter, N - low concentration source / drain impurities are implanted to form the source / drain junction region 17. Next, the pad polysilicon 19 is deposited on the entire structure, and the photoresist pattern 20 is formed on the pad polysilicon layer 19.

도 3a 와 도 3b를 참조하면, 상기 감광막 패턴(20)을 이용하여 그 하부의 패드 폴리실리콘층(19)을 식각하여 패드 폴리실리콘 패턴을 형성하고, 감광막(20)을 제거한다. 이때 상기 게이트 마스크 절연막(15)이 상부가 노출된다.3A and 3B, the pad polysilicon layer 19 is etched using the photosensitive film pattern 20 to form a pad polysilicon pattern, and the photosensitive film 20 is removed. In this case, an upper portion of the gate mask insulating layer 15 is exposed.

다음 도 4a 와 도 4b 를 참조하면, 전체구조 상부에 제 1 층간 절연막(21)을 형성한 후, 상기 제 1 층간 절연막(21) 상부에 감광막을 도포한 다음 패터닝함에 의해 비트라인 콘택 마스크(22)를 형성한다.Referring to FIGS. 4A and 4B, after forming the first interlayer insulating film 21 on the entire structure, applying the photosensitive film on the first interlayer insulating film 21 and then patterning the bit line contact mask 22 ).

다음 도 5a 와 도 5b 를 참조하면, 상기 감광막으로 된 비트라인 콘택 마스크(22)로 상기 제 1 층간 절연막(21)의 소정부위를 식각한다.Next, referring to FIGS. 5A and 5B, a predetermined portion of the first interlayer insulating layer 21 is etched using the bit line contact mask 22 made of the photosensitive layer.

상부의 감광막(22)을 제거한 후, 비트라인 전극 형성물질(23)을 증착하고, 그 상부에 비트라인 마스크용 절연막(24)을 증착한 후, 상기 비트라인 절연막(24)을 비등방성 식각으로 식각하여 비트라인 절연 스페이서 (24')를 형성하여 비트라인 전극(23)을 형성한다.After the upper photoresist layer 22 is removed, the bit line electrode forming material 23 is deposited, the bit line mask insulating layer 24 is deposited on the bit line, and the bit line insulating layer 24 is anisotropically etched. The bit line insulating spacers 24 'are etched to form the bit line electrodes 23.

이때 상기 콘택 스페이서 절연막(24)은 질화막으로 형성하고, 그 두께는 50∼300Å 로 형성한다.At this time, the contact spacer insulating film 24 is formed of a nitride film, the thickness is formed 50 ~ 300 50.

그 후 전체구조 상부에 제 2 층간 절연막(25)을 형성한 다음, 상기 제 2 층간 절연막(25) 상부에 전하 보존 콘택 마스크를 이용하여 동작영역의 상기 게이트 전극(14)에서는 멀리 떨어지고, 절연막의 상기 게이트 전극(14)에는 걸쳐(overlap)지는 전하 보존 콘택 형성용 감광막 패턴(26)을 형성한다.Thereafter, a second interlayer insulating film 25 is formed on the entire structure, and then separated from the gate electrode 14 in the operating region by using a charge storage contact mask on the second interlayer insulating film 25. The photoresist layer pattern 26 for forming a charge retention contact is formed on the gate electrode 14.

도 6a 와 도 6b 를 참조하면, 상기 전하 보존 콘택 형성용 감광막 패턴(26)을 이용하여 상기 제 2 층간 절연막(25), 상기 제 1 층간 절연막(21)을 차례로 식각하여 콘택을 형성한 다음, 상부의 감광막(26)을 제거하고, 그 후 전체구조 상부에 전하 보존 전극 물질(27)을 도포한다.6A and 6B, a contact is formed by sequentially etching the second interlayer insulating layer 25 and the first interlayer insulating layer 21 using the photoresist pattern 26 for forming the charge storage contact. The upper photoresist layer 26 is removed, and then the charge storage electrode material 27 is applied over the entire structure.

이상 상술한 바와 같은 본 발명의 방법에 따라 반도체 소자의 제조공정중 패드 폴리 색을 형성하는 공정시, 패드 폴리의 위치와 비트라인 전극 및 전하 보존 전극 콘택을 서로 어굿나게 하여 패드 폴리의 디파인 및 패드 폴리와 셀 콘택의 오버랩 마진을 충분히 확보하도록 하고, 아울러 전하 보존 전극으로 사용하는 패드 폴리 및 전하 보존 전극 콘택이 절연막 위의 게이트 전극 상부에 걸치게 하고, 비트라인 전극을 전하 보존 전극 콘택과 걸치게 함으로써 패드 폴리 영역을 최대화 되도록 하여 반도체 소자의 제조 공정수율 및 신뢰성을 향상시킬 수 있다.As described above, in the process of forming the pad poly color during the manufacturing process of the semiconductor device according to the method of the present invention, the position of the pad poly and the bit line electrode and the charge preservation electrode contact are matched with each other to define the fine and pad of the pad poly. Ensure sufficient margin of overlap between the poly and cell contacts, pad pads and charge preservation electrode contacts used as charge preservation electrodes over the gate electrode on the insulating film, and bit line electrodes over the charge preservation electrode contacts As a result, the pad poly region may be maximized to improve the manufacturing process yield and reliability of the semiconductor device.

Claims (9)

반도체 소자의 제조방법에 있어서,In the manufacturing method of a semiconductor device, 반도체 기판상에 소자분리 산화막 및 게이트 적층막을 차례로 형성하는 단계와,Sequentially forming a device isolation oxide film and a gate stacked film on a semiconductor substrate; 저농도 소오스/드레인 불순물 주입하는 단계와,Injecting low concentration source / drain impurities, 전체구조 상부에 패드 폴리실리콘을 증착하는 단계와,Depositing pad polysilicon on the entire structure; 상기 패드 폴리실리콘층 상부에 감광막 패턴을 형성한 후, 상기 감광막 패턴을 이용하여 상기 패드 폴리실리콘 패턴을 형성하는 단계와,Forming a photoresist pattern on the pad polysilicon layer, and then forming the pad polysilicon pattern using the photoresist pattern; 전체구조 상부에 제 1 층간 절연막을 형성한 후, 패터닝하여 비트라인 콘택 마스크를 형성하는 단계와,Forming a bit line contact mask by forming a first interlayer insulating film over the entire structure, and then patterning the bit line contact mask; 상기 비트라인 콘택 마스크로 상기 제 1 층간 절연막을 식각하는 단계와,Etching the first interlayer insulating layer with the bit line contact mask; 비트라인 전극 형성물질을 증착하고, 그 상부에 비트라인 마스크용 절연막을 증착한 후 비트라인 전극을 형성하는 단계와,Depositing a bit line electrode forming material, depositing an insulating film for a bit line mask thereon, and then forming a bit line electrode; 전체구조 상부에 비트라인 절연막을 증착하는 단계와,Depositing a bit line insulating film on the entire structure; 상기 비트라인 절연막을 비등방성 식각으로 식각하는 단계와,Etching the bit line insulating layer by anisotropic etching; 전체구조 상부에 제 2 층간 절연막을 형성하는 단계와,Forming a second interlayer insulating film on the entire structure; 상기 제 2 층간 절연막 상부에 전하 보존 콘택 마스크를 이용하여 동작영역의 게이트 전극에서는 멀리 떨어지고, 절연막의 게이트 전극에는 걸쳐지도록 하는 전하 보존 콘택 형성용 감광막 패턴을 형성하는 단계와,Forming a photoresist pattern for forming a charge preserving contact on the second interlayer insulating layer so as to be spaced apart from the gate electrode of the operation region and over the gate electrode of the insulating layer by using a charge preserving contact mask; 상기 감광막 패턴을 이용하여 상기 제 2 층간 절연막, 제 1 층간 절연막을 차례로 식각하는 단계와,Etching the second interlayer insulating film and the first interlayer insulating film sequentially using the photosensitive film pattern; 상부의 감광막을 제거한 후, 전체구조 상부에 전하 보존 전극 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Removing the upper photoresist film, and then forming a charge preservation electrode material on the entire structure. 제 1 항에 있어서,The method of claim 1, 상기 게이트 적층막은 게이트 산화막, 게이트 전극, 게이트 마스크 절연막, 게이트 측면 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.And the gate stacked film is a gate oxide film, a gate electrode, a gate mask insulating film and a gate side oxide film. 제 1 항에 있어서,The method of claim 1, 상기 전하 보존 콘택 부위의 패드 폴 리가 동작영역 위에 일부가 형성되고, 나머지는 절연 산화막위의 게이트 전극에 걸치게 하는 것을 특징으로 하는 반도체 소자의 제조방법.Wherein a portion of the pad poly of the charge storage contact portion is formed over the operation region, and the remaining portion extends over the gate electrode on the insulating oxide film. 제 1 항에 있어서,The method of claim 1, 상기 전하 보존 콘택이 동작영역 위의 패드 폴리에 일부 형성되고, 나머지는 절연 산화막위의 게이트 전극위 패드 폴리에 걸치게 하는 것을 특징으로 하는 반도체 소자의 제조방법.And wherein the charge retention contact is partially formed in the pad poly on the operation region, and the rest is over the pad poly on the gate electrode on the insulating oxide film. 제 1 항에 있어서,The method of claim 1, 상기 비트라인 전극이 전하 보존 콘택부위에서 전하 보존 전극과 일부 폴리에 걸치게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.And forming the bit line electrode over the charge storage electrode and some poly at the charge storage contact. 제 1 항에 있어서,The method of claim 1, 상기 비트라인 측면의 스페이서 절연막이 질화막인 것을 특징으로 하는 반도체 소자의 제조방법.The spacer insulating film on the side of the bit line is a nitride film. 제 1 항에 있어서,The method of claim 1, 상기 전하 보존 콘택 식각후 콘택 스페이서 절연막을 증착한 후, 건식식각으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.And depositing a contact spacer insulating film after the charge storage contact etch, followed by dry etching. 제 1 항에 있어서,The method of claim 1, 상기 콘택 스페이서 절연막은 질화막으로 형성하고, 두께가 50∼300Å 인 것을 특징으로 하는 반도체 소자의 제조방법.The contact spacer insulating film is formed of a nitride film and has a thickness of 50 to 300 GPa. 제 1 항에 있어서,The method of claim 1, 상기 반도체 소자의 레이아웃 공정시, 상기 패드 폴리실리콘의 위치와 비트라인 전극 및 전하보존 전극 콘택을 서로 어굿나게 하고, 동시에 상기 패드 폴리실리콘과 전하보존 전극 콘택이 절연막위의 게이트 전극 상부에 중첩되게 하고, 비트라인 전극을 전하보존 전극과 중첩되게하는 것을 특징으로 하는 반도체 소자의 제조방법.During the layout process of the semiconductor device, the position of the pad polysilicon and the bit line electrode and the charge storage electrode contact are matched with each other, and at the same time, the pad polysilicon and the charge storage electrode contact are overlapped on the gate electrode on the insulating film. And overlapping the bit line electrode with the charge storage electrode.
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