KR100219549B1 - Method for manufacturing a semiconductor device having landing pad - Google Patents
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Abstract
랜딩 패드를 갖는 반도체 소자의 제조방법에 대해 기재되어 있다. 이는, 반도체 기판 상에 캡핑층으로 그 상부가 덮혀진 게이트 전극들을 형성하는 공정, 게이트 전극들이 형성되어 있는 반도체 기판 전면에 캡핑층이 완전히 덮혀질 정도의 두께로 제 1 절연막을 형성하는 공정, 제 1 절연막 상에 랜딩 패드의 역모양으로된 감광막 패턴을 형성하는 공정, 감광막 패턴을 마스크로하여 제 1 절연막을 식각함으로써 랜딩 패드와 접속될 반도체 기판을 노출시키는 제 1 절연막 패턴을 형성하는 공정, 결과물 기판 전면에 걸쳐 균일한 두께를 갖는 제 2 절연막을 형성하는 공정, 제 2 절연막을 이방성식각함으로써 제 1 절연막 패턴, 캡핑층 및 게이트 전극 측벽에 스페이서를 형성하는 공정 및 제 1 절연막 패턴을 완전히 덮을 정도의 두께로 도전물질을 증착한 후, 이를 제 1 절연막 패턴의 표면이 노출될 때 까지 식각함으로써 랜딩 패드를 형성하는 공정을 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의하면, 게이트 전극과 랜딩 패드 사이의 절연 특성을 강화할 수 있다.A method for manufacturing a semiconductor device having a landing pad is described. This method includes forming a gate electrode overlying a capping layer on a semiconductor substrate, and forming a first insulating film on a semiconductor substrate on which the capping layer is completely covered on the entire surface of the semiconductor substrate on which the gate electrodes are formed. 1 A process of forming a photoresist pattern having a reverse shape of a landing pad on an insulating film; forming a first insulating film pattern exposing a semiconductor substrate to be connected to a landing pad by etching the first insulating film by using the photoresist pattern as a mask. Forming a second insulating film having a uniform thickness over the entire surface of the substrate; forming an spacer on the sidewalls of the first insulating film pattern, the capping layer and the gate electrode by anisotropically etching the second insulating film; and covering the first insulating film pattern completely. After depositing a conductive material to a thickness of and then etching it until the surface of the first insulating film pattern is exposed LAN And a step of forming a ding pad. Therefore, according to the present invention, the insulating property between the gate electrode and the landing pad can be enhanced.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 트랜지스터의 소오스 및 드레인 상에 랜딩 패드를 형성함에 있어서 소자의 신뢰도를 높일수 있는 랜딩 패드를 갖는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a landing pad capable of increasing device reliability in forming a landing pad on a source and a drain of a transistor.
일반적인 반도체 소자 제조공정에서 사용되고 있는 콘택홀 형성방법에는, 크게, 다이렉트 콘택(direct contact) 형성방법과 자기정합을 이용한 콘택(self align contact) 형성방법(이하, SAC 방법이라 칭함)이 있다. 다이렉트 콘택 형성방법은 절연막 상에 콘택홀 형성을 위한 감광막 패턴을 사진공정으로 형성한 후, 이를 마스크로하여 절연막을 식각하는 방법이고, SAC 방법은 감광막 패턴 형성없이 임의 구조물에 자기정합되도록 콘택홀을 형성하는 방법이다. 이 중, SAC 방법은 사진 식각 공정이 요구되지 않으므로 작은 크기의 콘택홀을 용이하게 형성할 수 있다.The contact hole forming method used in the general semiconductor device manufacturing process is largely a direct contact forming method and a self aligning contact forming method (hereinafter referred to as SAC method) using self-alignment. The direct contact forming method is a method of forming a photoresist pattern for forming a contact hole on an insulating film by a photo process, and then etching the insulating film using the mask as a mask, and the SAC method forms a contact hole to self-align to an arbitrary structure without forming the photoresist pattern. How to form. Among them, the SAC method does not require a photolithography process so that a small sized contact hole may be easily formed.
그러나, SAC 방법으로 콘택홀을 형성할 경우, 콘택홀의 크기가 너무 작기 때문에, 이 콘택홀을 통해 하부 구조물과 연결되어야하는 도전층 패턴을 정확히 얼라인시키는 것이 어렵다. 따라서, SAC 방법으로 형성한 콘택홀에 랜딩 패드를 형성하여 이후에 형성될 도전층 패턴과의 접속을 용이하게 하는 방법이 많이 연구되고 있다.However, when the contact hole is formed by the SAC method, since the contact hole is too small in size, it is difficult to accurately align the conductive layer pattern to be connected to the lower structure through the contact hole. Therefore, a lot of researches have been conducted to form a landing pad in a contact hole formed by the SAC method to facilitate connection with a conductive layer pattern to be formed later.
도 1a 내지 도 1d는 종래의 랜딩 패드를 갖는 반도체 소자의 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.1A to 1D are cross-sectional views illustrating a conventional method of manufacturing a semiconductor device having a landing pad, in order of process.
도 1a를 참조하면, 반도체 기판(10)의 비활성영역에 필드 산화막(12)을 형성하고, 게이트 산화막(14), 게이트 전극 형성 물질층(이후의 공정에 의해 게이트 전극(16)이 됨) 및 캡핑층 형성 물질층(이후의 공정에 의해 캡핑층(18)이 됨)을 차례대로 적층한 후, 상기 게이트 전극 형성 물질층과 캡핑층 형성 물질층을 식각함으로써 캡핑층(18)으로 그 상부가 덮혀진 게이트 전극(16)을 형성한다. 이어서, 결과물 기판 전면에 불순물 이온을 주입하여 상기 게이트 전극(16) 양측의 반도체 기판에 소오스(15)와 드레인(17)을 각각 형성한 후, 상기 캡핑층(18) 및 게이트 전극(16)의 측벽에 제 1 스페이서(20)을 형성한다.Referring to FIG. 1A, the field oxide film 12 is formed in an inactive region of the semiconductor substrate 10, the gate oxide film 14, the gate electrode forming material layer (which becomes the gate electrode 16 by a subsequent process), and After the capping layer forming material layer (which becomes the capping layer 18 by the following process) is sequentially stacked, the upper portion of the capping layer forming material layer and the capping layer forming material layer are etched by etching. The covered gate electrode 16 is formed. Subsequently, impurity ions are implanted into the entire surface of the resultant substrate to form a source 15 and a drain 17 on the semiconductor substrates on both sides of the gate electrode 16, and then the capping layer 18 and the gate electrode 16 are formed. The first spacer 20 is formed on the sidewalls.
상기 제 1 스페이서(20)는 게이트 전극(16)이 형성되어 있는 반도체 기판 전면에 소정 두께를 갖는 제 1 절연막을 형성한 후 이를 이방성식각하는 공정으로 형성하는데, 이때, 상기 소오스(15)와 드레인(17) 상에는 이들을 노출시키는 콘택홀(C)들이 상기 게이트 전극(16)에 자기정합되도록 형성된다.The first spacer 20 is formed by forming a first insulating film having a predetermined thickness on the entire surface of the semiconductor substrate on which the gate electrode 16 is formed and then anisotropically etching the same. In this case, the source 15 and the drain are formed. Contact holes C exposing them are formed on the gate 17 so as to self-align with the gate electrode 16.
또한, 상기 캡핑층(18) 및 제 1 스페이서(20)는 질화물로 형성된다In addition, the capping layer 18 and the first spacer 20 are formed of nitride.
도 1b를 참조하면, 콘택홀(C)들이 형성되어 있는 결과물 기판 전면에 상기 캡핑층(18)을 완전히 덮을 정도의 두께로 제 2 절연막(22)을 형성하고, 상기 제 2 절연막(22) 상에 랜딩 패드의 역패턴 모양으로 감광막 패턴(24)을 형성한다.Referring to FIG. 1B, a second insulating film 22 is formed on the entire surface of the result substrate in which the contact holes C are formed, and the thickness of the second insulating film 22 is large enough to completely cover the capping layer 18. The photosensitive film pattern 24 is formed in the shape of an inverse pattern of the landing pad.
이때, 상기 제 2 절연막(22)은 고온 산화막 또는 불순물이 도우프된 산화막으로 형성한다.In this case, the second insulating film 22 is formed of a high temperature oxide film or an oxide film doped with impurities.
도 1c를 참조하면, 상기 감광막 패턴(도 1b의 24)을 마스크로하여 상기 제 2 절연막을 식각함으로써 상기 캡핑층(18) 상에 제 2 절연막으로 된 랜딩 패드 형성을 위한 역패턴(26)을 형성한다.Referring to FIG. 1C, the second insulating layer is etched using the photoresist pattern 24 (in FIG. 1B) as a mask to form an inverse pattern 26 for forming a landing pad of the second insulating layer on the capping layer 18. Form.
이때, 역패턴(26) 형성을 위한 상기 식각 공정 시, 게이트 전극(16)의 모서리 부분(A로 표시)에 형성되어 있는 캡핑층(18) 및 제 1 스페이서(20)가 부분적으로 손상되는 경우가 발생하여 이 부분의 절연막이 두께가 얇아진다.At this time, when the capping layer 18 and the first spacer 20 formed at the corner portion (denoted by A) of the gate electrode 16 are partially damaged during the etching process for forming the inverse pattern 26. Is generated and the insulating film in this part becomes thinner.
도 1d를 참조하면, 역패턴(26)이 형성되어 있는 결과물 전면에 도전물질층을 형성한 후, 상기 역패턴(26)의 표면이 노출되도록 상기 도전물질층을 식각함으로써 상기 소오스(15) 및 드레인(17)과 각각 접속하는 랜딩 패드(28)들을 형성한다.Referring to FIG. 1D, after the conductive material layer is formed on the entire surface of the resultant pattern on which the reverse pattern 26 is formed, the source 15 and the source material may be etched by etching the conductive material layer to expose the surface of the reverse pattern 26. Landing pads 28 which respectively connect with the drain 17 are formed.
종래 방법에 의한 랜딩 패드 형성방법에 의하면, 상기 역패턴(26) 형성을 위한 식각 공정에 의해 게이트 전극(16)의 모서리에 형성되어 있는 절연막이 손상되어 게이트 전극(16)과 랜딩 패드(28) 사이(도 1d에서 B로 표시)의 절연 특성이 약해질 경우가 발생한다. 따라서, 이에 의해 반도체 소자의 전기적 특성이 저하된다.According to the conventional method of forming a landing pad, an insulating film formed at an edge of the gate electrode 16 is damaged by an etching process for forming the reverse pattern 26, so that the gate electrode 16 and the landing pad 28 are damaged. There occurs a case where the insulation characteristic between (indicated by B in Fig. 1D) is weakened. Therefore, the electrical characteristics of the semiconductor element are thereby deteriorated.
본 발명의 목적은 게이트 전극과 랜딩 패드 사이의 절연 특성을 강화할 수 있는 랜딩 패드를 갖는 반도체 소자의 제조방법을 제공하는데 있다.An object of the present invention is to provide a method for manufacturing a semiconductor device having a landing pad that can enhance the insulating properties between the gate electrode and the landing pad.
도 1a 내지 도 1d는 종래의 랜딩 패드를 갖는 반도체 소자의 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.1A to 1D are cross-sectional views illustrating a conventional method of manufacturing a semiconductor device having a landing pad, in order of process.
도 2a 내지 도 2d는 본 발명에 의한 랜딩 패드를 갖는 반도체 소자의 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device having a landing pad according to the present invention, in order of process.
상기 목적을 달성하기 위한, 본 발명에 의한 랜딩 패드를 갖는 반도체 소자의 제조방법은, 반도체 기판 상에 캡핑층으로 그 상부가 덮혀진 게이트 전극들을 형성하는 제 1 공정; 상기 게이트 전극들이 형성되어 있는 반도체 기판 전면에 상기 캡핑층이 완전히 덮혀질 정도의 두께로 제 1 절연막을 형성하는 제 2 공정; 상기 제 1 절연막 상에 랜딩 패드의 역모양으로된 감광막 패턴을 형성하는 제 3 공정; 상기 감광막 패턴을 마스크로하여 상기 제 1 절연막을 식각함으로써 상기 랜딩 패드와 접속될 반도체 기판을 노출시키는 제 1 절연막 패턴을 형성하는 제 4 공정: 결과물 기판 전면에 걸쳐 균일한 두께를 갖는 제 2 절연막을 형성하는 제 5 공정; 상기 제 2 절연막을 이방성식각함으로써 상기 제 1 절연막 패턴, 캡핑층 및 게이트 전극 측벽에 스페이서를 형성하는 제 6 공정; 및 상기 제 1 절연막 패턴을 완전히 덮을 정도의 두께로 도전물질을 증착한 후, 이를 상기 제 1 절연막 패턴의 표면이 노출될 때 까지 식각함으로써 상기 랜딩 패드를 형성하는 제 7 공정을 구비하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device having a landing pad, the method including: forming a gate electrode on a semiconductor substrate, the gate electrode of which a top is covered; A second process of forming a first insulating film on the entire surface of the semiconductor substrate on which the gate electrodes are formed to a thickness such that the capping layer is completely covered; A third step of forming a photoresist pattern in a shape of a reverse shape of a landing pad on the first insulating layer; Forming a first insulating film pattern exposing the semiconductor substrate to be connected with the landing pad by etching the first insulating film using the photoresist pattern as a mask: a second insulating film having a uniform thickness over the entire surface of the resultant substrate A fifth step of forming; A sixth step of forming a spacer on sidewalls of the first insulating film pattern, the capping layer, and the gate electrode by anisotropically etching the second insulating film; And forming a landing pad by depositing a conductive material to a thickness sufficient to completely cover the first insulating film pattern, and then etching the conductive material until the surface of the first insulating film pattern is exposed. do.
상기 캡핑층은, 소정의 식각공정에 대해, 상기 제 1 절연막을 형성하는 물질에 대한 식각선택성이 좋은 물질로 형성하는 것이 바람직하며, 특히, 상기 캡핑층은 질화막으로 형성하고, 상기 제 1 절연막은 고온 산화막 및 불순물이 주입된 산화막 중 어느 하나로 형성하는 것이 바람직하다. 이때, 상기 제 2 절연막은 질화막, 고온 산화막 및 불순물이 주입된 산화막 중 어느 하나로 형성한다.The capping layer may be formed of a material having a good etching selectivity with respect to a material forming the first insulating film, for a predetermined etching process. In particular, the capping layer may be formed of a nitride film, and the first insulating film may be It is preferable to form one of a high temperature oxide film and an oxide film into which impurities are injected. In this case, the second insulating film is formed of any one of a nitride film, a high temperature oxide film, and an oxide film into which impurities are injected.
또한, 상기 제 7 공정에서 행해지는 식각은 화학 물리적 폴리슁 방식 및 에치백 방식 중 어느 하나를 적용하여 행하는 것이 바람직하다.In addition, the etching performed in the seventh step is preferably performed by applying any one of a chemical physical polysulfide method and an etch back method.
이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in more detail the present invention.
도 2a 내지 도 2d는 본 발명에 의한 랜딩 패드를 갖는 반도체 소자의 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device having a landing pad according to the present invention, in order of process.
먼저, 도 2a는 게이트 전극(36)과 캡핑층(38)을 형성하는 공정을 설명하기 위한 것으로서, 이 공정은, 반도체 기판(30)의 비활성영역에 필드 산화막(32)을 형성하는 단계, 게이트 산화막(34), 게이트 전극 형성 물질층(이후의 공정에 의해 게이트 전극(36)이 됨) 및 캡핑층 형성 물질층(이후의 공정에 의해 캡핑층(38)이 됨)을 차례대로 적층한 후, 상기 게이트 전극 형성 물질층, 캡핑층 형성 물질층 및 게이트 산화막을 차례대로 식각함으로써 캡핑층(38)으로 그 상부가 덮혀지고 게이트 산화막(34)을 반도체 기판과의 사이에 개재한 게이트 전극(36)을 형성하는 단계 및 결과물 기판 전면에 불순물 이온을 주입하여 상기 게이트 전극(36) 양측의 반도체 기판에 소오스(33)와 드레인(35)을 각각 형성하는 단계로 진행한다.First, FIG. 2A illustrates a process of forming the gate electrode 36 and the capping layer 38. The process includes forming the field oxide film 32 in an inactive region of the semiconductor substrate 30. The oxide film 34, the gate electrode forming material layer (which becomes the gate electrode 36 by the following process), and the capping layer forming material layer (which becomes the capping layer 38 by the following process) are sequentially stacked. By etching the gate electrode forming material layer, the capping layer forming material layer, and the gate oxide film in sequence, the upper portion thereof is covered with the capping layer 38, and the gate electrode 36 interposed between the gate oxide film 34 and the semiconductor substrate. ) And implanting impurity ions into the entire surface of the resultant substrate to form a source 33 and a drain 35 on the semiconductor substrates on both sides of the gate electrode 36, respectively.
이때, 상기 캡핑층(38)은, 예컨대 질화물과 같은 절연물질로 형성한다.In this case, the capping layer 38 is formed of an insulating material such as nitride.
도 2b는 역패턴 형성을 위한 감광막 패턴(42)을 형성하는 공정을 설명하기 위한 것으로서, 이 공정은, 상기 게이트 전극(36)이 형성되어 있는 결과물 기판에 상기 캡핑층(38)을 완전히 덮을 정도의 두께로 제 1 절연막(40)을 형성하는 단계 및 상기 제 1 절연막(40) 상에 랜딩 패드의 역모양으로된 감광막 패턴(42)을 형성하는 단계로 진행한다.FIG. 2B illustrates a process of forming the photosensitive film pattern 42 for forming the inverse pattern. The process completely covers the capping layer 38 on the resultant substrate on which the gate electrode 36 is formed. The forming of the first insulating film 40 with the thickness of and the step of forming the photosensitive film pattern 42 having the inverse shape of the landing pad on the first insulating film 40.
이때, 상기 제 1 절연막(40)은 그 표면이 평탄하게 되도록 형성하며, 소정의 식각공정 시, 상기 캡핑층(38)에 대한 식각선택성이 좋은 물질, 예컨대 고온 산화물이나 불순물이 도우프된 산화물로 형성한다. 또한, 상기 감광막 패턴(42)은 적어도 상기 소오스(33) 및 드레인(35) 상의 제 1 절연막(40)은 노출시킬 수 있는 모양으로 형성한다.At this time, the first insulating film 40 is formed to have a flat surface, and during a predetermined etching process, a material having a good etching selectivity with respect to the capping layer 38, for example, a high temperature oxide or an oxide doped with impurities. Form. In addition, the photoresist pattern 42 may be formed to expose at least the first insulating layer 40 on the source 33 and the drain 35.
도 2c는 랜딩 패드 형성을 위한 역패턴(44) 및 스페이서(46)를 형성하는 공정을 설명하기 위한 것으로서, 이 공정은, 상기 감광막 패턴(도 2b의 42)을 마스크로 한 이방성식각으로 상기 제 1 절연막(도 2b의 40)을 식각함으로써 랜딩 패드 형성을 위한 상기 역패턴(44)을 형성하는 단계, 상기 역패턴(44)을 갖는 반도체 기판 상에 기판 전반에 걸쳐 균일한 두께를 갖는 제 2 절연막(이후의 공정에 의해 스페이서(46)가 됨)을 형성하는 단계 및 상기 제 2 절연막을 이방성식각하여 상기 역패턴(44), 캡핑층(38) 및 게이트 전극(36)의 측벽을 덮는 스페이서(46)를 형성하는 단계로 진행한다.FIG. 2C illustrates a process of forming an inverse pattern 44 and a spacer 46 for forming a landing pad. The process is performed by anisotropic etching using the photoresist pattern 42 (see FIG. 2B) as a mask. Forming an inverse pattern 44 for forming a landing pad by etching an insulating film (40 of FIG. 2B), a second having a uniform thickness across the substrate on the semiconductor substrate having the inverse pattern 44 Forming an insulating film (which becomes a spacer 46 by a subsequent process) and anisotropically etching the second insulating film to cover sidewalls of the reverse pattern 44, the capping layer 38, and the gate electrode 36. Proceed to forming (46).
이때, 상기 제 2 절연막은 질화물, 고온 산화물 또는 불순물이 도우프된 산화물로 형성한다. 또한, 상기 스페이서(46) 형성을 위한 식각 공정에 의해 소오스(40) 및 드레인(42)을 노출시키는 콘택홀(E)들이 동시에 형성된다.In this case, the second insulating layer is formed of a nitride, a high temperature oxide, or an oxide doped with impurities. In addition, contact holes E exposing the source 40 and the drain 42 are simultaneously formed by an etching process for forming the spacer 46.
도 2c에서 상술한 공정들에 의하면, 역패턴(44) 형성을 위한 식각공정에 의해 손상받았을지도 모를 캡핑층(38)(D 부분)은 스페이서(46)에 의해 덮여지므로, 종래 처럼 게이트 전극의 모서리 부분에 형성된 절연막의 두께가 얇아지는 현상은 발생하지 않는다.According to the processes described above with reference to FIG. 2C, the capping layer 38 (part D), which may have been damaged by the etching process for forming the inverse pattern 44, is covered by the spacer 46, so that the gate electrode of the gate electrode is conventionally formed. The phenomenon that the thickness of the insulating film formed at the corner portion becomes thinner does not occur.
도 2d는 랜딩 패드(48)를 형성하는 공정을 설명하기 위한 것으로서, 이 공정은, 상기 역패턴(44)을 완전히 덮을 정도의 두께로, 예컨대 불순물이 도우프된 다결정실리콘과 같은 도전물질을 증착하는 단계 및 상기 역패턴(44)의 표면이 노출될 때 까지 상기 도전물질을 식각함으로써 상기 콘택홀(도 2c의 E)을 매립하는 모양의 랜딩 패드(48)을 형성하는 단계로 진행한다.FIG. 2D illustrates the process of forming the landing pad 48, which is a thickness sufficient to completely cover the reverse pattern 44, for example, depositing a conductive material such as polycrystalline silicon doped with impurities. And etching the conductive material until the surface of the reverse pattern 44 is exposed to form a landing pad 48 having a shape filling the contact hole (E of FIG. 2C).
이때, 상기 랜딩 패드(48) 형성을 위한 식각은 화학 기계적 폴리슁(Chemical Mechanical Polishing)이나 에치백(etch back) 공정으로 진행한다. 또한, 상기 랜딩 패드(48)의 표면은 상기 역패턴(44)의 표면과 동일한 레벨에 위치한다.In this case, the etching for forming the landing pad 48 may be performed by chemical mechanical polishing or etch back. In addition, the surface of the landing pad 48 is located at the same level as the surface of the inverse pattern 44.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
본 발명에 의한 랜딩 패드를 갖는 반도체 소자의 제조방법에 의하면, 역패턴을 형성한 후 게이트 전극의 측벽을 덮는 스페이서를 형성함으로써 게이트 전극과 랜딩 패드 사이에 형성된 절연막의 손상을 방지할 수 있다. 따라서, 랜딩 패드를 갖는 반도체 소자의 전기적 특성을 향상시킬 수 있다.According to the method of manufacturing a semiconductor device having a landing pad according to the present invention, damage to the insulating film formed between the gate electrode and the landing pad can be prevented by forming a spacer covering the sidewall of the gate electrode after forming the reverse pattern. Therefore, the electrical characteristics of the semiconductor device having the landing pad can be improved.
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