KR100253403B1 - Semiconductor element line manufacturing method - Google Patents

Semiconductor element line manufacturing method Download PDF

Info

Publication number
KR100253403B1
KR100253403B1 KR1019980000820A KR19980000820A KR100253403B1 KR 100253403 B1 KR100253403 B1 KR 100253403B1 KR 1019980000820 A KR1019980000820 A KR 1019980000820A KR 19980000820 A KR19980000820 A KR 19980000820A KR 100253403 B1 KR100253403 B1 KR 100253403B1
Authority
KR
South Korea
Prior art keywords
conductive layer
insulating layer
pattern
layer pattern
semiconductor substrate
Prior art date
Application number
KR1019980000820A
Other languages
Korean (ko)
Other versions
KR19990065501A (en
Inventor
이상호
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019980000820A priority Critical patent/KR100253403B1/en
Priority to JP10244537A priority patent/JPH11214515A/en
Publication of KR19990065501A publication Critical patent/KR19990065501A/en
Application granted granted Critical
Publication of KR100253403B1 publication Critical patent/KR100253403B1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

PURPOSE: Metallization structure and method of a semiconductor device are provided to prevent a short circuit between a gate electrode and an interconnection line. CONSTITUTION: The structure includes an insulating layer(22) formed on a semiconductor substrate(21), the first conductive patterns(23a) formed on the insulating layer(22) and each having a relatively smaller upper side, insulating patterns(24a) formed above the respective first conductive patterns(23a) and each having a lower side greater than the upper side of the first conductive pattern(23a), the first impurity region(26) formed in the substrate(21) near the first conductive pattern(23a), sidewall spacers(28) formed on lateral sides of the first conductive pattern(23a) and the insulating pattern(24a), the second impurity region(29) formed in the substrate(21) between the confronting sidewall spacers(28), and the second conductive pattern(31) formed over an entire structure and connected to the impurity regions(26,29). Since the first conductive pattern(23a) acting as the gate electrode has the lateral sides out of the vertical, the second conductive pattern(31) acting as the interconnection line can be hardly touched thereto.

Description

반도체소자의 배선 및 그 형성방법Wiring of Semiconductor Devices and Formation Methods

본 발명은 반도체소자의 배선 및 그 형성방법에 관한 것으로, 특히 게이트전극과 배선의 구조 및 그 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to wiring of semiconductor devices and a method of forming the same, and more particularly to a structure of the gate electrode and the wiring and a method of forming the same.

도 1 내지 도 2를 참조하여 종래 반도체소자의 배선 구조 및 그 형성공정을 살펴보면 다음과 같다.Referring to FIGS. 1 and 2, a wiring structure and a forming process of a conventional semiconductor device are as follows.

도 1은 종래 반도체소자의 구조를 나타낸 단면도로서, 반도체기판(1)의 상면에 산화막(2)이 형성되어 있고, 상기 산화막(2)상에 그 측면이 수직한 복수개의 게이트전극을 이루는 제 1 도전층패턴(3a)이 형성되어 있고, 상기 제 1 도전층패턴(3a)상에 상부의 한쪽 모서리가 제거된 제 2 제 2 절연층패턴(4a)이 형성되어 있고, 상기 제 1 도전층패턴(3a) 양측의 상기 반도체기판(1)에 소스 또는 드레인영역을 이루는 제 1 불순물영역(6)이 형성되어 있고, 상기 제 2 절연층패턴(4a)과 상기 제 1 도전층패턴(3a)의 양측벽에 측벽스페이서(8)가 형성되어 있고, 상기 측벽스페이서(8) 양측의 반도체기판(1)에 소스 또는 드레인영역을 이루는 제 2 불순물영역(9)이 형성되어 있고, 상기 불순물영역(6)(9)과 연결되도록 반도체기판(1)의 상면 전체에 배선을 이루는 제 2 도전층패턴 (11)이 형성되어 있다.FIG. 1 is a cross-sectional view showing a structure of a conventional semiconductor device, in which an oxide film 2 is formed on an upper surface of a semiconductor substrate 1 and a first gate electrode having a plurality of gate electrodes vertically formed on the oxide film 2. A conductive layer pattern 3a is formed, and a second second insulating layer pattern 4a is formed on the first conductive layer pattern 3a from which one corner of the upper part is removed, and the first conductive layer pattern is formed. (3a) A first impurity region 6 forming a source or a drain region is formed in the semiconductor substrate 1 on both sides, and the second insulating layer pattern 4a and the first conductive layer pattern 3a are formed. Sidewall spacers 8 are formed on both side walls, and second impurity regions 9 forming source or drain regions are formed on semiconductor substrates 1 on both sides of the sidewall spacers 8, and the impurity regions 6 The second conductive layer pattern 11 which is wired over the entire upper surface of the semiconductor substrate 1 so as to be connected to the Is formed.

도 2(a) 내지 도 2(i)는 종래 반도체소자의 배선형성공정을 나타낸 단면도로서, 먼저 도 2(a)에 도시된 바와 같이, 반도체기판(1)상에 산화막(2), 제 1 도전층(3), 제 2 절연층(4)을 순서대로 형성한다. 이때 상기 제 1 도전층(3)은 그 하층이 폴리실리콘으로, 그 상층은 텅스텐실리사이드로 이루어진 이중층으로 형성할 수도 있다(도시되어 있지 않음). 한편, 상기 제 2 절연층(4)은 고온저압화학기상증착법(HLD)을 이용하여 산화막으로 형성한다.2 (a) to 2 (i) are cross-sectional views illustrating a wiring forming process of a conventional semiconductor device. First, as shown in FIG. 2 (a), an oxide film 2 and a first film on a semiconductor substrate 1 are shown. The conductive layer 3 and the 2nd insulating layer 4 are formed in order. In this case, the first conductive layer 3 may be formed of a double layer made of polysilicon and an upper layer made of tungsten silicide (not shown). On the other hand, the second insulating layer 4 is formed of an oxide film using a high temperature low pressure chemical vapor deposition (HLD).

다음으로 도 2(b)에 도시된 바와 같이, 상기 제 2 절연층(4)상의 소정 부분에 감광막패턴(PHOTO RESIST PATTERN)(5)을 형성한다.Next, as shown in FIG. 2B, a photoresist pattern 5 is formed on a predetermined portion of the second insulating layer 4.

다음으로 도 2(c)에 도시된 바와 같이, 상기 감광막패턴(5)을 마스크로하여 상기 제 2 절연층(4)과 상기 제 1 도전층(3)을 이방성식각하여 수직측벽을 갖는 제 2 절연층패턴(4a) 및 게이트전극을 이루는 제 1 도전층패턴(3a)을 동시에 형성한다.Next, as illustrated in FIG. 2C, the second insulating layer 4 and the first conductive layer 3 are anisotropically etched using the photosensitive film pattern 5 as a mask to form a second sidewall having a vertical side wall. The first conductive layer pattern 3a constituting the insulating layer pattern 4a and the gate electrode is formed at the same time.

다음으로 도 2(d)에 도시된 바와 같이, 상기 감광막패턴(5)을 마스크로하여 반도체기판(1)에 저농도의 n형 또는 p형 불순물(DOPANT)을 주입을 함으로써, 상기 제 1 도전층패턴(3a) 양측의 반도체기판(1)에 소스(SOURCE) 또는 드레인(DRAIN)영역을 이루는 제 1 불순물영역(6)을 형성한다.Next, as shown in FIG. 2 (d), the first conductive layer is implanted with a low concentration of n-type or p-type impurity (DOPANT) into the semiconductor substrate 1 using the photosensitive film pattern 5 as a mask. A first impurity region 6 forming a source SOURCE or a drain DRAIN region is formed in the semiconductor substrate 1 on both sides of the pattern 3a.

다음으로 도 2(e)에 도시된 바와 같이, 상기 감광막패턴(5)을 제거하고, 상기 제 2 절연층패턴(4a) 및 노출된 상기 산화막(2)의 상면 전체에 절연막(7)을 형성한다.Next, as shown in FIG. 2E, the photoresist layer pattern 5 is removed, and the insulating layer 7 is formed on the entire upper surface of the second insulating layer pattern 4a and the exposed oxide layer 2. do.

다음으로 도 2(f)에 도시된 바와 같이, 상기 제 3 제 2 절연층(7)을 이방성식각(ANISOTROPIC ETCHING)하여 상기 제 2 절연층패턴(4a) 및 상기 제 1 도전층패턴(3a)의 수직측벽에 측벽스페이서(SIDE WALL SPACER)(8)를 형성한다.Next, as shown in FIG. 2 (f), the second second insulating layer 7 is anisotropically etched (ANISOTROPIC ETCHING) to form the second insulating layer pattern 4a and the first conductive layer pattern 3a. A side wall spacer 8 is formed on the vertical side wall of the wall.

다음으로 도 2(g)에 도시된 바와 같이, 상기 제 2 절연층패턴(4a) 및 상기 측벽스페이서(8)를 마스크로하여 상기 반도체기판(1)에 고농도의 n형 또는 p형 불순물을 주입함으로써, 상기 측벽스페이서(8)의 좌우측 반도체기판(1)에 소스 또는 드레인 영역을 이루는 제 2 불순물영역(9)을 형성한다.Next, as shown in FIG. 2 (g), a high concentration of n-type or p-type impurities are implanted into the semiconductor substrate 1 using the second insulating layer pattern 4a and the sidewall spacers 8 as masks. As a result, the second impurity region 9 forming the source or drain region is formed in the left and right semiconductor substrates 1 of the sidewall spacers 8.

다음으로 도 2 (h)에 도시된 바와 같이, 상기 도 2(g)의 상면 전체에 감광막(10)을 형성하고, 상기 불순물영역(6)(9)과 제 2 도전층패턴을 연결하기 위한 콘택홀(CONTACT HOLE)을 형성하기 위해 상기 제 2 절연층패턴(4a)의 상면 일부, 측벽스페이서(8) 및 불순물영역(6)(9)을 노출시키도록 감광막(10)을 패터닝한다. 이때 상기 감광막(10)의 패터닝시 오버에치(OVER ETCH)가 발생하여 상기 제 2 절연층패턴(4a) 및 상기 측벽스페이서(8)의 일부가 식각되어 제거된다.Next, as shown in FIG. 2 (h), the photoresist film 10 is formed on the entire upper surface of FIG. 2 (g), and the impurity regions 6 and 9 are connected to the second conductive layer pattern. The photoresist layer 10 is patterned to expose a portion of the upper surface of the second insulating layer pattern 4a, sidewall spacers 8, and impurity regions 6 and 9 so as to form a contact hole. At this time, an over etch occurs during patterning of the photoresist layer 10, so that the second insulating layer pattern 4a and a part of the sidewall spacer 8 are etched and removed.

다음으로 도 2(i)에 도시된 바와 같이, 상기 감광막패턴(10)을 제거하고, 제 2 도전층을 상기 반도체기판(1)의 상면 전체 구조에 증착한 후, 불순물영역(6)(9)과 연결되는 배선을 이루는 제 2 도전층패턴(11)을 형성하는 공정을 순차적으로 실시한다. 이때 상기 제 2 도전층패턴(11)은 그 하층이 폴리실리콘으로, 그 상층이 텅스텐실리사이드로 이루어진 이중층으로 형성할 수 있다(도시되어 있지 않음).Next, as shown in FIG. 2 (i), the photosensitive film pattern 10 is removed, and a second conductive layer is deposited on the entire upper surface structure of the semiconductor substrate 1, and then impurity regions 6 and 9 are formed. ) Is sequentially performed to form the second conductive layer pattern 11 constituting the wirings connected to each other. In this case, the second conductive layer pattern 11 may be formed of a double layer made of polysilicon and an upper layer thereof made of tungsten silicide (not shown).

그러나, 상기와 같은 종래의 반도체소자의 배선형성공정에서, 상기 감광막(10)의 패터닝시, 상기 제 1 도전층패턴(3a)과 상기 제 2 도전층패턴(11) 사이를 서로 절연시키고 있는 제 2 절연층패턴(4a)과 측벽스페이서(8)가 오버에치(OVER ETCH)되어 상기 제 1 도전층패턴(3a)과 상기 제 2 도전층패턴(11) 사이의 단락(SHORT)이 발생할 수 있는 문제점이 있었다.However, in the wiring forming process of the conventional semiconductor device as described above, the first conductive layer pattern 3a and the second conductive layer pattern 11 are insulated from each other when the photosensitive film 10 is patterned. 2 The insulating layer pattern 4a and the sidewall spacers 8 are overetched to cause a short circuit between the first conductive layer pattern 3a and the second conductive layer pattern 11. There was a problem.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 게이트전극을 이루는 제 1 도전층패턴(3a)과 배선을 이루는 제 2 도전층패턴(11) 사이의 단락(SHORT)을 방지하기에 적합한 반도체소자의 배선 및 그 형성방법을 제공함에 있다.The present invention has been made to solve the above problems, and its object is to prevent a short circuit between the first conductive layer pattern 3a constituting the gate electrode and the second conductive layer pattern 11 constituting the wiring. A wiring of a semiconductor device and a method of forming the same are provided.

상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 배선은 반도체기판(21)상에 형성된 제 1 절연층(22)과; 상기 제 1 절연층(22)상에 그 상면이 그 하면보다 좁도록 형성된 복수개의 제 1 도전층패턴(23a)과; 상기 제 1 도전층패턴(23a)상에 그 상면의 일부가 제거되고, 그 하면이 상기 제 1 도전층패턴(23a)의 상면보다 넓게 형성된 제 2 절연층패턴(24a)과; 상기 제 1 도전층패턴(23a) 양측의 반도체기판(21)에 형성된 제 1 불순물영역(26)과; 상기 제 1 도전층패턴(23a)과 상기 제 2 절연층패턴(24a)의 측벽에 형성된 측벽스페이서(28)와; 상기 측벽스페이서(28) 양측의 반도체기판(21)에 형성된 제 2 불순물영역(29)과; 상기 불순물영역(26)(29)과 연결되도록 상기 반도체기판(21)의 상면에 형성된 전체 구조를 덮는 제 2 도전층패턴(31)으로 이루어지는 것을 특징으로 한다.In order to achieve the above object, a wiring of a semiconductor device according to the present invention includes a first insulating layer 22 formed on a semiconductor substrate 21; A plurality of first conductive layer patterns 23a formed on the first insulating layer 22 such that an upper surface thereof is narrower than a lower surface thereof; A part of an upper surface of the first conductive layer pattern 23a is removed, and a second insulating layer pattern 24a having a lower surface wider than an upper surface of the first conductive layer pattern 23a; A first impurity region 26 formed on the semiconductor substrate 21 on both sides of the first conductive layer pattern 23a; Sidewall spacers 28 formed on sidewalls of the first conductive layer pattern 23a and the second insulating layer pattern 24a; Second impurity regions 29 formed in the semiconductor substrates 21 on both sides of the sidewall spacers 28; And a second conductive layer pattern 31 covering the entire structure formed on the upper surface of the semiconductor substrate 21 so as to be connected to the impurity regions 26 and 29.

또한 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 배선형성방법은, 반도체기판(21)상에 제 1 절연층(22), 제 1 도전층(23), 제 2 절연층(24)을 순서대로 형성하고, 상기 제 2 절연층(24)을 그 측면이 수직하게 이방성식각하여 제 2 제 2 절연층패턴(24a)을 형성하고, 상기 제 1 도전층(23) 상부의 일부를 노출시키는 공정과; 상기 노출된 제 1 도전층(23)을 그 상면이 그 하면보다 좁도록 그 측면이 경사지게 식각하여 제 1 도전층패턴(23a)을 형성하는 공정과; 상기 제 1 도전층패턴(23a) 양측의 상기 반도체기판(21)에 제 1 불순물영역(26)을 형성하는 공정과; 상기 제 1 도전층패턴(23a)과 상기 제 2 절연층패턴(24a)의 양측벽에 측벽스페이서(28)를 형성하는 공정과; 상기 측벽스페이서(28) 양측의 상기 반도체기판(21)에 제 2 불순물영역(29)을 형성하는 공정과; 상기 반도체 기판(21)의 상면 전체에 감광막(30)을 형성하는 공정과; 상기 제 2 절연층패턴(24a)의 상면 일부에 있는 상기 감광막(30) 및 상기 제 1 및 제 2 불순물영역(26)(29)상에 있는 상기 감광막(30)을 제거하는 공정과; 상기 제 2 절연층패턴(24a)상의 감광막(30)을 제거하고, 상기 반도체기판(21)상의 전체구조에 배선을 이루는 제 2 도전층(31)을 형성하여 패터닝하는 공정을 포함하는 것을 특징으로 한다.In addition, the wiring forming method of the semiconductor device according to the present invention in order to achieve the above object, the first insulating layer 22, the first conductive layer 23, the second insulating layer 24 on the semiconductor substrate 21. ) Is formed in order, and the second insulating layer 24 is vertically anisotropically etched to form a second second insulating layer pattern 24a, and a part of the upper portion of the first conductive layer 23 is formed. Exposing; Forming a first conductive layer pattern (23a) by etching the exposed first conductive layer (23) so that its side surface is inclined so that its upper surface is narrower than its lower surface; Forming a first impurity region (26) in the semiconductor substrate (21) on both sides of the first conductive layer pattern (23a); Forming sidewall spacers (28) on both sidewalls of the first conductive layer pattern (23a) and the second insulating layer pattern (24a); Forming a second impurity region (29) in the semiconductor substrate (21) on both sides of the sidewall spacer (28); Forming a photosensitive film (30) on the entire upper surface of the semiconductor substrate (21); Removing the photosensitive film (30) on the top surface of the second insulating layer pattern (24a) and the photosensitive film (30) on the first and second impurity regions (26) (29); Removing the photosensitive film 30 on the second insulating layer pattern 24a, and forming and patterning a second conductive layer 31 that forms a wiring on the entire structure on the semiconductor substrate 21. do.

도 1 은 종래 반도체소자의 배선 구조를 보인 단면도.1 is a cross-sectional view showing a wiring structure of a conventional semiconductor device.

도 2(a) 내지 도 2(h)는 종래 반도체소자의 배선 형성방법을 보인 단면도.2 (a) to 2 (h) are cross-sectional views illustrating a method for forming a wiring of a conventional semiconductor device.

도 3 은 본 발명에 따른 반도체소자의 배선구조를 보인 단면도.3 is a cross-sectional view showing a wiring structure of a semiconductor device according to the present invention.

도 4 은 본 발명의 제 1 실시예에 따른 반도체소자의 배선구조를 보인 단면도.4 is a cross-sectional view showing a wiring structure of a semiconductor device according to a first embodiment of the present invention.

도 5 는 본 발명의 제 2 실시예에 따른 반도체소자의 배선구조를 보인 단면도.5 is a cross-sectional view illustrating a wiring structure of a semiconductor device according to a second exemplary embodiment of the present invention.

도 6 은 본 발명의 변형예에 따른 반도체소자의 배선구조를 보인 단면도.6 is a cross-sectional view showing a wiring structure of a semiconductor device according to a modification of the present invention.

도 7(a) 내지 도 7(k)은 본 발명에 따른 반도체소자의 배선형성방법을 보인 단면도.7 (a) to 7 (k) are cross-sectional views illustrating a wiring forming method of a semiconductor device according to the present invention.

***** 도면의주요부분에대한부호설명 ********** Symbol description for main parts of drawing *****

21 : 반도체기판 22 : 제 1 절연층21 semiconductor substrate 22 first insulating layer

23a: 제 1 도전층패턴 24a: 제 2 절연층패턴23a: first conductive layer pattern 24a: second insulating layer pattern

25 : 감광막패턴 26 : 제 1 불순물영역25 photosensitive film pattern 26 first impurity region

27 : 제 3 절연층 28 : 측벽스페이서27: third insulating layer 28: side wall spacer

29 : 제 2 불순물영역 30 : 감광막패턴29: second impurity region 30: photoresist pattern

31 : 제 2 도전층패턴31: second conductive layer pattern

이하, 첨부도면을 참조하여 본 발명의 일 실시예에 따른 반도체소자의 배선 및 그 형성방법에 대하여 상세히 설명하기로 한다.Hereinafter, a wiring of a semiconductor device and a method of forming the same according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 반도체소자의 배선 구조를 나타내는 단면도로서, 도시된 바와 같이, 반도체기판(21)상에 제 1 절연층(22)이 형성되어 있고, 상기 제 1 절연층(22)상에 게이트전극을 이루는 복수개의 제 1 도전층패턴(23a)이 형성되어 있다.3 is a cross-sectional view illustrating a wiring structure of a semiconductor device according to the present invention. As illustrated, a first insulating layer 22 is formed on a semiconductor substrate 21, and the first insulating layer 22 is formed on the semiconductor substrate 21. A plurality of first conductive layer patterns 23a constituting the gate electrode are formed on the substrate.

이때 상기 제 1 도전층패턴(23a)의 상부는 그 상면이 그 하면보다 좁도록 그 측면이 경사지게 형성되고, 상기 제 1 도전층패턴(23a)의 하부는 그 측면이 수직하도록 단계적으로 형성되어 있다. 또한 상기 제 1 도전층패턴(23a)의 전체를 그 상면이 그 하면보다 좁도록 그 측면이 경사지게 형성되기도 한다(도시되어 있지 않음).In this case, an upper surface of the first conductive layer pattern 23a is formed to have an inclined side surface thereof so that an upper surface thereof is narrower than a lower surface thereof, and a lower portion of the first conductive layer pattern 23a is formed so that the side surface thereof is vertical. . In addition, a side surface of the first conductive layer pattern 23a may be inclined so that its upper surface is narrower than its lower surface (not shown).

상기 제 1 도전층패턴(23a)상에 그 하면이 상기 제 1 도전층패턴(23a)의 상면보다 넓고, 그 상면의 일부가 제거된 제 2 절연층패턴(24a)이 형성되어 있고, 상기 제 1 도전층패턴(23a) 양측의 반도체기판(21)에 제 1 불순물영역(26)이 형성되어 있고, 상기 제 1 도전층패턴(23a)과 상기 제 2 절연층패턴(24a)의 양측벽에 측벽스페이서(28)가 형성되어 있고, 상기 측벽스페이서(28) 양측의 반도체기판(21)에 제 2 불순물영역(29)이 형성되어 있고, 상기 반도체기판(21)의 상면 전체 구조에 상기 불순물영역(26)(29)과 연결하기 위한 배선으로서 제 2 도전층패턴(31)이 형성되어 있다.On the first conductive layer pattern 23a, a lower surface thereof is wider than the upper surface of the first conductive layer pattern 23a, and a second insulating layer pattern 24a from which a part of the upper surface is removed is formed. The first impurity region 26 is formed on the semiconductor substrate 21 on both sides of the first conductive layer pattern 23a, and on both side walls of the first conductive layer pattern 23a and the second insulating layer pattern 24a. A sidewall spacer 28 is formed, and a second impurity region 29 is formed on the semiconductor substrate 21 on both sides of the sidewall spacer 28, and the impurity region is formed on the entire top surface of the semiconductor substrate 21. The second conductive layer pattern 31 is formed as a wiring for connection with the (26) and (29).

도 4는 본 발명의 제 1 실시예에 따른 반도체소자의 배선 구조를 나타내는 단면도로서, 도시된 바와 같이, 기본적인 구조는 상기 도 3과 동일하나, 상기 제 1 도전층패턴(23a) 및 제 2 도전층패턴(31)을 각각 이중층으로 한 점에서 상기 도 3과는 다르다.4 is a cross-sectional view illustrating a wiring structure of a semiconductor device according to a first embodiment of the present invention. As shown in FIG. 4, the basic structure is the same as that of FIG. 3 differs from the above in that each layer pattern 31 is formed as a double layer.

이때 상기 제 1 도전층패턴의 상층(23b)은 그 상면이 그 하면보다 좁도록 그 측면이 경사지게 형성되어 있고, 상기 제 1 도전층패턴의 하층(23c)은 그 측면이 수직하게 형성되어 있다.At this time, the upper surface 23b of the first conductive layer pattern is formed to be inclined at its side surface so that its upper surface is narrower than the lower surface thereof, and the lower layer 23c of the first conductive layer pattern is formed to be perpendicular to the side surface thereof.

도 5는 본발명의 제 2 실시예에 따른 반도체소자의 배선 구조를 나타내는 단면도로서, 도시된 바와 같이, 기본적인 구조는 상기 도 3과 동일하고, 상기 제 1 도전층패턴(23a) 및 제 2 도전층패턴(31)을 이중층으로 한 점에서 도 4와 동일하다. 그러나 상기 제 1 도전층패턴 상층(23b)의 측면 전체가 경사지게 형성된 것이 아니라, 상기 제 1 도전층패턴 상층(23b)의 측면 일부만이 경사지게 형성되어 있는 점에서 도 4와는 다르다.FIG. 5 is a cross-sectional view illustrating a wiring structure of a semiconductor device according to a second exemplary embodiment of the present invention. As shown in FIG. 5, the basic structure is the same as that of FIG. It is the same as FIG. 4 in that the layer pattern 31 was made into the double layer. However, the entire side surface of the first conductive layer pattern upper layer 23b is not formed to be inclined, and only a part of the side surface of the upper layer 23b of the first conductive layer pattern is formed to be inclined.

도 4 및 도 5에 도시된 상기 이중층의 하층(23c)은 폴리실리콘으로 이루어지고, 그 상층(23b)은 텅스텐실리사이드(WSi), 몰리브덴실리사이드(MoSi), 코발트실리사이드(CoSi), 플래티넘실리사이드(PtSi)등과 같은 메탈실리사이드(Metal Silicide)로 이루어지는 것이 바람직하다. 한편, 상기 제 1 도전층패턴(23a)을 이중층 이외에 2층 이상의 다중층으로 형성할 수도 있다(도시되어 있지 않음).4 and 5, the lower layer 23c of the bilayer is made of polysilicon, and the upper layer 23b is tungsten silicide (WSi), molybdenum silicide (MoSi), cobalt silicide (CoSi), platinum silicide (PtSi). It is preferable that it is made of a metal silicide such as). The first conductive layer pattern 23a may be formed of two or more multilayers in addition to the double layer (not shown).

도 6 은 본발명의 변형예에 따른 반도체소자의 배선 구조를 나타내는 단면도로서, 도시된 바와 같이, 반도체기판(21)상에 제 1 절연층(22)이 형성되어 있고, 상기 제 1 절연층(22)상에 제 1 도전층패턴(23a)이 형성되어 있다.6 is a cross-sectional view illustrating a wiring structure of a semiconductor device according to a modification of the present invention. As illustrated, a first insulating layer 22 is formed on a semiconductor substrate 21, and the first insulating layer ( The first conductive layer pattern 23a is formed on 22.

이때 상기 제 1 도전층패턴(23a)의 상부는 그 상면이 그 하면보다 좁도록 그 측면이 경사지게 형성되고, 상기 제 1 도전층패턴(23a)의 하부는 그 측면이 수직하도록 단계적으로 형성되어 있다. 또한 상기 제 1 도전층패턴(23a)의 전체를 그 상면이 그 하면보다 좁도록 그 측면이 경사지게 형성될 수도 있다(도시되어 있지 않음).In this case, an upper surface of the first conductive layer pattern 23a is formed to have an inclined side surface thereof so that an upper surface thereof is narrower than a lower surface thereof, and a lower portion of the first conductive layer pattern 23a is formed so that the side surface thereof is vertical. . In addition, a side surface of the first conductive layer pattern 23a may be formed to be inclined so that its upper surface is narrower than its lower surface (not shown).

상기 제 1 도전층패턴(23a)상에 그 하면이 상기 제 1 도전층패턴(23a)의 상면보다 넓은 제 2 절연층패턴(24a)이 형성되어 있고, 상기 반도체기판(21)의 상면 전체 구조에 제 3 절연층(27)이 형성되어 있고, 상기 제 3 절연층(27)상에 제 2 도전층패턴(31)이 형성되어 있다.The second insulating layer pattern 24a is formed on the first conductive layer pattern 23a, the lower surface of which is wider than the upper surface of the first conductive layer pattern 23a, and the entire upper surface of the semiconductor substrate 21 is formed. A third insulating layer 27 is formed on the second insulating layer 27, and a second conductive layer pattern 31 is formed on the third insulating layer 27.

도 7(a) 내지 도 7(k)는 본 발명의 일실시예에 따른 반도체소자의 배선 형성공정을 나타내는 단면도로서, 먼저 도 7(a)에 도시된 바와 같이, 반도체기판(21)상에 제 1 절연층(22), 제 1 도전층(23), 제 2 절연층(24)을 순서대로 형성한다.7A to 7K are cross-sectional views illustrating a wiring forming process of a semiconductor device in accordance with an embodiment of the present invention. First, as shown in FIG. 7A, a semiconductor substrate 21 is formed on a semiconductor substrate 21. The 1st insulating layer 22, the 1st conductive layer 23, and the 2nd insulating layer 24 are formed in order.

이때 상기의 제 1 도전층(23)을 그 재질이 동일한 단일층 또는 그 재질이 서로 다른 다층(MULTY-LAYER)으로 형성(도시되어 있지 않음)할 수 있으나, 일반적으로 2중층으로 형성한다. 상기 제 1 도전층을 이중층으로 할 경우, 상기의 제 1 도전층의 하층은 폴리실리콘으로 형성하고, 그 상층은 텅스텐실리사이드(WSi), 몰리브덴실리사이드(MoSi), 코발트실리사이드(CoSi), 플래티넘실리사이드(PtSi)등과 같은 메탈실리사이드로 형성하는 것이 바람직하다.In this case, the first conductive layer 23 may be formed of a single layer having the same material or a multilayer (MULTY-LAYER) having different materials (not shown), but generally formed of a double layer. When the first conductive layer is a double layer, the lower layer of the first conductive layer is formed of polysilicon, and the upper layer thereof is tungsten silicide (WSi), molybdenum silicide (MoSi), cobalt silicide (CoSi), platinum silicide ( It is preferable to form with a metal silicide such as PtSi).

한편, 상기 제 2 절연층(24)은 고온저압화학기상증착방법(HLD)을 이용한 산화막으로 형성된다.On the other hand, the second insulating layer 24 is formed of an oxide film using a high temperature low pressure chemical vapor deposition method (HLD).

다음으로 도 7(b)에 도시된 바와 같이, 상기 제 2 절연층(24)의 상면 일부에 감광막패턴(PHOTO RESIST PATTERN)(26)을 형성한다.Next, as shown in FIG. 7B, a photoresist pattern 26 is formed on a portion of the upper surface of the second insulating layer 24.

다음으로 도 7(c)에 도시된 바와 같이, 상기 감광막패턴(25)을 마스크로 하고 상기 제 2 절연층(24)을 그 측면이 수직하게 이방성식각하여 제 2 절연층패턴(24a)을 형성하고, 상기 제 1 도전층(23) 상부의 일부를 노출시킨다.Next, as shown in FIG. 7C, the second insulating layer pattern 24a is formed by using the photoresist pattern 25 as a mask and anisotropically etching the second insulating layer 24 vertically. A portion of the upper portion of the first conductive layer 23 is exposed.

다음으로 도 7(d)에 도시된 바와 같이, 상기 감광막패턴(25)을 마스크로하여 상기 제 1 도전층(23)의 상부을 등방성식각을 함으로써 상기 제 1 도전층(23) 상부의 상면이 그 하면보다 좁도록 제 1 도전층패턴(23a)을 형성한다.Next, as shown in FIG. 7D, the upper surface of the first conductive layer 23 is formed by isotropic etching the upper portion of the first conductive layer 23 using the photosensitive film pattern 25 as a mask. The first conductive layer pattern 23a is formed to be narrower than the lower surface.

이때 상기 제 1 도전층(23)을 이중층으로 할 경우(도시되어 있지 않음), 상기 제 1 도전층(23)의 상층 전체 또는 일부를 등방성식각을 함으로써 상기 제 1 도전층(23) 상층의 상면이 그 하면보다 좁도록 패턴을 형성한다. 상기 제 1 도전층(23)의 상층을 텅스텐실리사이드로 형성할 경우, 상기 등방성식각공정은 예를 들어, 4 : 1의 CF4와 O2의 에치가스(ETCH GAS)를 조절하여 상기 에치되는 측벽에 폴리머(POLYMER)를 형성시키지 않음으로써 행한다.In this case, when the first conductive layer 23 is a double layer (not shown), an upper surface of the upper layer of the first conductive layer 23 isotropically etched by isotropic etching a part or all of the upper layer of the first conductive layer 23. The pattern is formed to be narrower than this lower surface. When the upper layer of the first conductive layer 23 is formed of tungsten silicide, the isotropic etching process may be performed by adjusting etch gas (ETCH GAS) of CF 4 and O 2 of 4: 1, for example, the sidewalls being etched. This is done by not forming a polymer (POLYMER) on the substrate.

다음으로 도 7(e)에 도시된 바와 같이, 상기 감광막패턴(25)을 마스크로 하여 상기 제 1 도전층(23)의 하부을 측면이 수직하게 이방성식각하여 게이트전극을 이루는 제 1 도전층패턴(23a)을 형성한다.Next, as shown in FIG. 7E, the first conductive layer pattern forming the gate electrode by anisotropically etching the lower side of the first conductive layer 23 vertically using the photosensitive film pattern 25 as a mask ( 23a).

이때 상기의 제 1 도전층(23)의 전부를 등방성식각하는 경우, 상기 도 7(e)에 도시된 이방성식각공정은 생략된다(도시되어 있지 않음).At this time, in the case where all of the first conductive layer 23 is isotropically etched, the anisotropic etching process shown in FIG. 7E is omitted (not shown).

다음으로 도 7(f)에 도시된 바와 같이, 상기 감광막패턴(25)을 마스크로하여 기판(21) 내로 저농도의 n형 또는 p형 불순물(DOPANT)을 주입으로써, 상기 제 1 도전층패턴(23a) 양측의 반도체기판(21)에 소스 또는 드레인 영역을 이루는 저농도 불순물 영역(26)을 형성한다.Next, as shown in FIG. 7 (f), by injecting a low concentration of n-type or p-type impurities (DOPANT) into the substrate 21 using the photosensitive film pattern 25 as a mask, the first conductive layer pattern ( 23a) Low concentration impurity regions 26 forming source or drain regions are formed on the semiconductor substrates 21 on both sides.

다음으로 도 7(g)에 도시된 바와 같이, 상기 감광막패턴(25)을 제거하고, 상기 제 1 도전층패턴(23a)이 형성된 반도체기판(21)의 상면 전체에 제 3 절연층(27)을 형성한다.Next, as shown in FIG. 7G, the photoresist layer pattern 25 is removed, and the third insulating layer 27 is formed on the entire upper surface of the semiconductor substrate 21 on which the first conductive layer pattern 23a is formed. To form.

다음으로 도 7(h)에 도시된 바와 같이, 상기 제 3 절연층(27)을 이방성식각(ANISOTROPIC ETCHING)하여 상기 제 2 절연층패턴(24a)과 상기 제 1 도전층패턴(23a)의 양측벽에 측벽스페이서(SIDE WALL SPACER)(28)를 형성한다.Next, as shown in FIG. 7H, both sides of the second insulating layer pattern 24a and the first conductive layer pattern 23a are formed by anisotropic etching of the third insulating layer 27. A side wall spacer 28 is formed on the wall.

다음으로 도 7(i)에 도시된 바와 같이, 상기 제 1 도전층패턴(23a) 및 상기 측벽스페이서(28)를 마스크로하여 기판(21) 내로 고농도의 n형 또는 p형 불순물을 주입함으로써, 상기 측벽스페이서(28) 양측의 반도체 기판(21)에 소스 또는 드레인 영역을 이루는 고농도 불순물영역(29)을 형성한다.Next, as shown in FIG. 7 (i), by implanting a high concentration of n-type or p-type impurities into the substrate 21 using the first conductive layer pattern 23a and the sidewall spacers 28 as masks, High concentration impurity regions 29 forming source or drain regions are formed on the semiconductor substrate 21 on both sides of the sidewall spacers 28.

다음으로 도 7(j)에 도시된 바와 같이, 상기 도 7(i)의 상면 전체에 감광막(30)을 형성하고 상기 반도체기판(21)상에 상기 불순물 영역(26)(29)과 연결하기 위한 콘택홀(CONTACT HOLE)을 형성하기 위해 상기 제 2 절연층패턴(24a)의 상면 일부, 측벽스페이서(28) 및 불순물 영역(26)(29)을 노출시키도록 감광막(30)을 패터닝한다. 이때 상기 감광막(30)의 패터닝시 오버에치가 발생하여 상기 제 2 절연층패턴(24a) 및 상기 측벽스페이서(28)의 일부가 식각되어 제거된다.Next, as shown in FIG. 7 (j), the photosensitive film 30 is formed on the entire upper surface of FIG. 7 (i) and connected to the impurity regions 26 and 29 on the semiconductor substrate 21. The photoresist layer 30 is patterned to expose a portion of the upper surface of the second insulating layer pattern 24a, the sidewall spacers 28, and the impurity regions 26 and 29 to form a contact hole. At this time, an over-etch occurs during the patterning of the photoresist layer 30 so that a portion of the second insulating layer pattern 24a and the sidewall spacers 28 are etched and removed.

다음으로 도 7(k)에 도시된 바와 같이, 상기 감광막패턴(30)을 제거하고, 상기 불순물영역(26)(29)과 연결하기 위한 배선으로서 제 2 도전층(31)을 오버에치된 상기 제 2 절연층패턴(24a)과 상기 측벽스페이서(28) 및 상기 반도체기판(21)의 상면 전체에 증착한 후, 상기 제 2 도전층(31)을 패터닝하는 공정을 순차적으로 실시한다.Next, as shown in FIG. 7 (k), the second conductive layer 31 is overetched as a wiring for removing the photosensitive film pattern 30 and connecting the impurity regions 26 and 29. After depositing the entire second surface of the second insulating layer pattern 24a, the sidewall spacers 28, and the semiconductor substrate 21, the second conductive layer 31 is patterned sequentially.

이때 상기의 제 2 도전층(31)을 그 재질이 동일한 단일층 또는 그 재질이 서로 다른 다층(MULTY-LAYER)으로 형성할 수 있으나, 일반적으로 2중층으로 형성한다. 상기 제 2 도전층을 이중층으로 할 경우, 상기의 제 2 도전층의 하층은 폴리실리콘으로 형성되고, 제 2 도전층의 상층은 텅스텐실리사이드(WSi), 몰리브덴실리사이드(MoSi), 코발트실리사이드(CoSi), 플래티넘실리사이드(PtSi)등과 같은 메탈실리사이드로 형성되는 것이 바람직하다(도시되어 있지 않음).In this case, the second conductive layer 31 may be formed of a single layer having the same material or a multilayer (MULTY-LAYER) having different materials from each other, but is generally formed of a double layer. When the second conductive layer is a double layer, the lower layer of the second conductive layer is formed of polysilicon, and the upper layer of the second conductive layer is tungsten silicide (WSi), molybdenum silicide (MoSi), and cobalt silicide (CoSi). It is preferred to be formed of a metal silicide such as platinum silicide (PtSi) or the like (not shown).

상기 도 6의 반도체소자의 배선 형성공정은 상기 도 7(a) 내지 도 7(e)에 도시된 바와 같이 반도체기판(21)상에 제 1 절연층(22)을 형성하고, 상기 제 1 절연층(22)상에 상면이 하면보다 좁도록 형성된 제 1 도전층패턴(23a)을 형성하고, 상기 제 1 도전층패턴(23a) 상에 그 하면이 상기 제 1 도전층패턴(23a)의 상면보다 넓게 제 2 절연층패턴(24a)을 형성한다.In the wiring forming process of the semiconductor device of FIG. 6, the first insulating layer 22 is formed on the semiconductor substrate 21 as shown in FIGS. 7A to 7E, and the first insulation is formed. A first conductive layer pattern 23a is formed on the layer 22 so that an upper surface thereof is narrower than a lower surface thereof, and a lower surface thereof on the first conductive layer pattern 23a is an upper surface of the first conductive layer pattern 23a. The second insulating layer pattern 24a is formed wider.

다음으로 상기 제 2 절연층패턴(24a)상의 감광막패턴을 제거하고 상기 반도체 기판(21)의 상면 전체에 제 3 절연층(27)을 형성하고 상기 제 3 절연층(27)상에 제 2 도전층(31)을 형성하는 공정을 순차적으로 실시한다(도시되어 있지 않음).Next, the photoresist pattern on the second insulating layer pattern 24a is removed, and a third insulating layer 27 is formed on the entire upper surface of the semiconductor substrate 21, and a second conductive layer is formed on the third insulating layer 27. The process of forming the layer 31 is carried out sequentially (not shown).

이상에서 상세히 설명한 바와 같이, 본 발명에 따른 반도체소자의 배선 및 그 형성방법은, 제 1 도전층(3) 전체를 이방성식각하여 수직한 측면을 갖는 제 1 도전층패턴(3a)을 형성하는 대신에, 제 1 도전층(23)의 상부 또는 전체를 등방성식각하여 측면이 경사진 제 1 도전층패턴(23a)을 형성함으로써 불순물영역(26)(29)과 연결하기 위한 배선으로서 제 2 도전층패턴(31)의 형성시 제 1 도전층패턴(23a) 상부와 제 2 도전층패턴(31) 하부 사이의 공정마진(ISOLATION MARGIN)을 확장시켜 제 1 도전층패턴(23a)과 제 2 도전층패턴(31)의 단락(SHORT)을 방지하는 효과가 있다.As described in detail above, the wiring of the semiconductor device and the method of forming the semiconductor device according to the present invention is anisotropically etched the entire first conductive layer 3 instead of forming the first conductive layer pattern 3a having a vertical side surface. The second conductive layer as wiring for connecting to the impurity regions 26 and 29 by isotropically etching the top or the whole of the first conductive layer 23 to form a first conductive layer pattern 23a having an inclined side surface. When the pattern 31 is formed, the process margin (ISOLATION MARGIN) between the upper portion of the first conductive layer pattern 23a and the lower portion of the second conductive layer pattern 31 is extended so as to extend the first conductive layer pattern 23a and the second conductive layer. There is an effect of preventing the short circuit (SHORT) of the pattern 31.

Claims (8)

반도체기판(21)과; 상기 반도체기판(21)상에 형성된 제 1 절연층(22)과; 상기 제 1 절연층(22)상에 상면이 하면보다 좁도록 형성된 복수개의 제 1 도전층패턴(23a)과; 상기 제 1 도전층패턴(23a) 상에 그 하면이 상기 제 1 도전층패턴(23a)의 상면보다 넓게 형성된 제 2 절연층패턴(24a)과; 상기 제 1 도전층패턴(23a)과 상기 제 2 절연층패턴(24a)의 측벽에 형성된 측벽스페이서(28)와; 상기 불순물영역(26)(29)과 연결되도록 상기 반도체기판(21)의 상면에 형성된 전체 구조를 덮는 제 2 도전층패턴(31)으로 이루어지는 것을 특징으로 하는 반도체소자의 배선.A semiconductor substrate 21; A first insulating layer 22 formed on the semiconductor substrate 21; A plurality of first conductive layer patterns 23a formed on the first insulating layer 22 so that an upper surface thereof is narrower than a lower surface thereof; A second insulating layer pattern 24a formed on the first conductive layer pattern 23a with a lower surface thereof wider than an upper surface of the first conductive layer pattern 23a; Sidewall spacers 28 formed on sidewalls of the first conductive layer pattern 23a and the second insulating layer pattern 24a; And a second conductive layer pattern (31) covering the entire structure formed on the upper surface of the semiconductor substrate (21) so as to be connected to the impurity regions (26) (29). 제 1 항에 있어서, 상기 제 1 도전층패턴(23a)이 이중층으로 형성된 것을 특징으로 하는 반도체소자의 배선.The semiconductor device wiring according to claim 1, wherein said first conductive layer pattern (23a) is formed in a double layer. 반도체기판(21)과; 상기 반도체기판(21)상에 형성된 제 1 절연층(22)과; 상기 제 1 절연층(22)상에 상면이 하면보다 좁도록 형성된 제 1 도전층패턴(23a)과; 상기 제 1 도전층패턴(23a) 상에 그 하면이 상기 제 1 도전층패턴(23a)의 상면보다 넓게 형성된 제 2 절연층패턴(24a)과; 상기 반도체기판(21)의 상면에 형성된 전체 구조를 덮는 제 3 절연층(27)과; 상기 제 3 절연층(27) 상에 형성된 제 2 도전층 (31)으로 이루어지는 것을 특징으로 하는 반도체소자의 배선.A semiconductor substrate 21; A first insulating layer 22 formed on the semiconductor substrate 21; A first conductive layer pattern 23a formed on the first insulating layer 22 so that an upper surface thereof is narrower than a lower surface thereof; A second insulating layer pattern 24a formed on the first conductive layer pattern 23a with a lower surface thereof wider than an upper surface of the first conductive layer pattern 23a; A third insulating layer 27 covering the entire structure formed on the upper surface of the semiconductor substrate 21; And a second conductive layer (31) formed on said third insulating layer (27). 제 3 항에 있어서, 상기 제 1 도전층패턴(23a)이 상층 및 하층의 이중층으로 형성된 것을 특징으로 하는 반도체소자의 배선.4. The semiconductor device wiring according to claim 3, wherein the first conductive layer pattern (23a) is formed of a double layer of an upper layer and a lower layer. 반도체기판(21)상에 제 1 절연층(22), 제 1 도전층(23), 제 2 절연층(24)을 순서대로 형성하고, 상기 제 2 절연층(24)을 패터닝하는 공정과;Forming a first insulating layer (22), a first conductive layer (23), and a second insulating layer (24) in this order on the semiconductor substrate (21) and patterning the second insulating layer (24); 상기 제 2 절연층패턴(24a) 사이에 노출된 상기 제 1 도전층(23)의 상면이 하면보다 좁도록 패터닝하는 공정과;Patterning the upper surface of the first conductive layer 23 exposed between the second insulating layer patterns 24a to be narrower than a lower surface thereof; 상기 제 1 도전층패턴(23a)과 상기 제 2 절연층패턴(24a)의 양측벽에 측벽스페이서(28)를 형성하는 공정과;Forming sidewall spacers (28) on both sidewalls of the first conductive layer pattern (23a) and the second insulating layer pattern (24a); 상기 제 1 도전층패턴(23a), 상기 측벽스페이서(28) 및 그 사이의 반도체 기판(21)의 상면 전체에 감광막(30)을 형성하는 공정과;Forming a photosensitive film (30) on the entire upper surface of the first conductive layer pattern (23a), the sidewall spacers (28) and the semiconductor substrate (21) therebetween; 상기 반도체기판(21)상에 콘택홀을 형성하기 위해 상기 감광막(30)을 패터닝하는 공정과;Patterning the photosensitive film (30) to form a contact hole on the semiconductor substrate (21); 상기 측벽스페이서(28), 제 2 절연층(24), 반도체 기판(21)의 상면 전체에 제 2 도전층(31)을 패터닝하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 배선 형성방법.And patterning the second conductive layer (31) on the entire upper surface of the sidewall spacer (28), the second insulating layer (24), and the semiconductor substrate (21). 제 5 항에 있어서, 상기 제 1 도전층(23)의 상부를 등방성식각하고, 그 하부를 이방성식각하여 제 1 도전층의 패턴(23a)을 형성하는 것을 특징으로 하는 반도체소자의 배선 형성방법.6. The method of claim 5, wherein the upper portion of the first conductive layer (23) is isotropically etched and the lower portion is anisotropically etched to form a pattern (23a) of the first conductive layer. 반도체기판(21)상에 제 1 절연층(22), 제 1 도전층(23), 제 2 절연층(24)을 순서대로 형성하는 공정과;Forming a first insulating layer (22), a first conductive layer (23), and a second insulating layer (24) in this order on the semiconductor substrate (21); 상기 제 2 절연층(24)을 패터닝하여 제 2 절연층패턴(24a)을 형성하는 공정과;Patterning the second insulating layer (24) to form a second insulating layer pattern (24a); 상기 제 2 절연층패턴(24a) 사이에 노출된 상기 제 1 도전층(23)을 패터닝하여 상면이 하면보다 좁도록 제 1 도전층패턴(23a)을 형성하는 공정과;Patterning the first conductive layer (23) exposed between the second insulating layer patterns (24a) to form a first conductive layer pattern (23a) such that an upper surface thereof is narrower than a lower surface thereof; 상기 반도체 기판(21)의 상면 전체에 제 3 절연층(27)을 형성하는 공정과;Forming a third insulating layer (27) on the entire upper surface of the semiconductor substrate (21); 상기 제 3 절연층(27)상에 제 2 도전층(31)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 배선 형성방법.And forming a second conductive layer (31) on said third insulating layer (27). 제 7 항에 있어서, 상기 제 1 도전층(23)의 상부를 등방성식각하고, 그 하부를 이방성식각하여 제 1 도전층의 패턴(23a)을 형성하는 것을 특징으로 하는 반도체소자의 배선 형성방법.8. The method of claim 7, wherein the upper portion of the first conductive layer (23) is isotropically etched and the lower portion is anisotropically etched to form the pattern (23a) of the first conductive layer.
KR1019980000820A 1998-01-14 1998-01-14 Semiconductor element line manufacturing method KR100253403B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019980000820A KR100253403B1 (en) 1998-01-14 1998-01-14 Semiconductor element line manufacturing method
JP10244537A JPH11214515A (en) 1998-01-14 1998-08-31 Structure of interconnection of semiconductor device and manufacture thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980000820A KR100253403B1 (en) 1998-01-14 1998-01-14 Semiconductor element line manufacturing method

Publications (2)

Publication Number Publication Date
KR19990065501A KR19990065501A (en) 1999-08-05
KR100253403B1 true KR100253403B1 (en) 2000-04-15

Family

ID=19531434

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980000820A KR100253403B1 (en) 1998-01-14 1998-01-14 Semiconductor element line manufacturing method

Country Status (2)

Country Link
JP (1) JPH11214515A (en)
KR (1) KR100253403B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016016A (en) 2000-06-30 2002-01-18 Mitsubishi Electric Corp Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
KR19990065501A (en) 1999-08-05
JPH11214515A (en) 1999-08-06

Similar Documents

Publication Publication Date Title
KR100263480B1 (en) RS protective circuit and manufacturing method
EP0507446B1 (en) Structure and method for self-aligned contact formation
KR100256800B1 (en) Method of forming contact hole
KR100287009B1 (en) Process for fabricating semiconductor device having polycide line and impurity region respectively exposed to contact holes different in depth
JPH0685277A (en) Contact matching for nonvolatile memory device
JP2944903B2 (en) Method for manufacturing field effect transistor
KR100253403B1 (en) Semiconductor element line manufacturing method
JP2007067250A (en) Method of manufacturing semiconductor device
EP0550174B1 (en) Process of making a self-aligned contact window in integrated circuits
KR100386452B1 (en) Method for manufacturing semiconductor device
KR100273314B1 (en) Semiconductor device manufacturing method
KR20010093013A (en) Method of forming a gate electrode and a gate line in a semiconductor device
KR100324935B1 (en) Method of forming wiring for semiconductor device
KR100361210B1 (en) Method of forming a contact hole in a semiconductor device
KR100559036B1 (en) Method for forming metalline in semiconductor device
KR0166504B1 (en) Method of forming a contact hall of semiconductor device
KR100314738B1 (en) Method for forming gate electrode in semiconductor device
KR100252892B1 (en) Method for forming metal-line of semiconductor device
CN118076091A (en) Semiconductor structure and manufacturing method thereof
KR100325460B1 (en) Method of fabricating semiconductor device for preventing bit line from being shorted to conducting layer of gate electrode
KR20080062011A (en) Method of manufacturing semiconductor device
KR19980072956A (en) Method for manufacturing semiconductor device
KR20060072982A (en) Method for forming bitline contact in semiconductor device
KR20010056823A (en) Method of forming contact holes in semiconductor devices
KR20000009483A (en) Method for manufacturing transistor gate

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111221

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee