KR100244846B1 - 마이크로프로세서 집적 회로 및 그 레이아웃 방법 - Google Patents

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Abstract

마이크로프로세서 집적 회로에서 사용되는 캐쉬 서브어레이 방법 및 장치가 제공된다. 프로세서 유닛이 마이크로프로세서 집적 회로의 중앙 영역내에 배치되고, 주변 영역이 캐쉬 메모리 어레이 영역으로서 지정되어 중앙 영역을 에워싸며, 가변 크기의 캐쉬 메모리 어레이가 효율적으로 생성될 수 있도록 사전설정된 수의 캐쉬 메모리 서브어레이가 주변 영역에 배치된다. 캐쉬 메모리 서브어레이는 전체 캐쉬 워드중 고정된 일부를 포함한다. 마이크로프로세서 집적 회로 자체는 가변 크기의 모듈 캐쉬 메모리 어레이를 갖고, 프로세서 유닛이 배치된 중앙 영역, 캐쉬 메모리 어레이 영역으로서 지정되어 중앙 영역을 에워싸는 주변 영역, 주변 영역내에 배치된 사전설정된 수의 캐쉬 메모리 서브어레이를 포함함으로써 캐쉬 메모리 서브어레이가 가변 크기의 모듈 캐쉬 메모리 어레이를 구성하도록 한다.

Description

마이크로프로세서 집적 회로 및 그 레이아웃 방법
본 발명은 전반적으로 집적 회로 기술에 관한 것으로 보다 상세하게는 반도체 메모리의 설계에 관한 것이다. 보다 상세하게는, 본 발명은 반도체 기판상의 고속 고밀도 캐쉬 메모리 셀 어레이의 레이아웃에 관한 것이다. 보다 상세하게는, 본 발명은 마이크로프로세서 집적 회로에 대해 가변 크기의 메모리 캐쉬를 갖는 효율적인 집적 회로 칩의 설계에 관한 것이다.
통상적으로 컴퓨터 시스템은 메모리 계층을 정의하는 몇몇 상이한 저장 계층을 갖는다. 전형적으로 이들 계층은 중앙 처리 장치내의 레지스터, 메인 시스템 메모리, 디스크와 같은 대형 저장장치를 포함한다. 이들 상이한 레벨의 성능은 매우 차이가 크다. 프로세서 레지스터는 시스템 메모리보다 훨씬 고속이며, 또한 시스템 메모리는 대형 저장장치보다 훨씬 고속으로 액세스할 수 있다.
시스템 성능을 향상시키기 위해, 소형의 고속 메모리로 구성되는 캐쉬를 중앙 처리 장치와 시스템 메모리간에 이용한다. 캐쉬는 컴퓨터 프로그램내의 참조 의 국부성 현상(the locality of reference phenomenon)을 이용하여 고속 메모리에서 재이용될 가능성이 높은 데이터를 저장한다.
공간면에서 효율적인 방식으로 마이크로프로세서 메모리 칩을 설계하고자 하는 것이 집적 회로의 설계자들이 추구하는 목표이다. 집적 회로, 특히 마이크로프로세서의 설계시에는 마이크로프로세서 코어에 가능한 한 근접하도록 캐쉬 메모리를 유지하여 마이크로프로세서와 캐쉬 메모리간의 프로세싱 시간을 감소시키는 것이 매우 바람직하다.
메모리 캐쉬는 신속한 액세스를 위해 자주 사용되는 데이터 값을 복제해두는 특수한 메모리 서브시스템이다. 메모리 캐쉬는 자주 액세스되는 RAM 로케이션(location)의 내용과 이들 데이터 항목이 저장된 어드레스를 저장한다. 프로세서가 메모리내의 어드레스를 참조하는 경우, 메모리 캐쉬는 자신이 그 어드레스를 보유하는지의 여부를 체크한다. 그 어드레스를 보유하는 경우에는 데이터가 프로세서에 반환되고, 보유하지 않는 경우에는 정규의 메모리 액세스가 발생한다. 캐쉬 메모리가 메인 RAM 메모리보다 항상 고속이므로, 캐쉬 메모리는 RAM 액세스가 마이크로프로세서 속도에 비해 저속인 경우에 유용하다.
반도체 처리 기법 및 고급 메모리 셀 설계에 있어서의 발전으로 인해 1백만 비트를 초과하는 증가된 메모리 용량을 갖는 반도체 RAM 칩을 제조할 수 있게 되었다. 이러한 메모리는 통상적으로 메모리 셀의 로우(row) 및 칼럼(column)으로 이루어진 정방형 어레이로 구성된다. 한 비트의 정보를 주소지정하기 위해, 먼저 로우 어드레스 스트로브 신호와 함께 로우 어드레스가 메모리 칩으로 전송된다. 로우 어드레스는 메모리 셀의 선택된 로우를 따라 연장되는 ＆quot;워드라인＆quot;상에 신호를 인가하도록 디코딩된다. 이에 따라, 해당 로우내의 각각의 셀은 어레이내의 셀의 칼럼을 따라 연장되는 각각의 비트라인상에 저장된 정보 신호를 인가한다. 이 시간 동안, 주소지정된 비트라인을 표시하는 칼럼 어드레스는 판독 또는 기록 신호와 함께 메모리 칩으로 전송된다. 판독 동작에 대해, 정보 신호는 주소지정된 비트라인으로부터 판독되고 입력/출력라인상에 인가된다. 기록 동작에 대해, 입력/출력라인으로부터의 정보 신호가 주소지정된 비트라인상에서 인가되고 주소지정된 메모리 셀에 기록된다.
마이크로프로세서 메모리 캐쉬 셀에 대한 통상적인 메모리 어레이 설계의 관행은 서브어레이의 직선형 그리드 배치(rectilinear grid arrangement)를 요구한다. 이러한 서브어레이는 흔히 상이한 위상(mirror)으로 되지만 방위(rotate)는 거의 변화하지 않는다. 도 1은 메모리 칩에 대한 직선형 그리드 배치를 도시한다. 직선형 그리드(10)는 직선형 그리드(10)의 대향 영역상에 배치된 서브어레이(12)를 갖는다. 방향 표시(14)는 각각의 서브어레이(12)의 방향을 지정한다. 반공유(semi-shared) 지지 회로 영역(16)은 서브어레이(12)의 그룹을 서로 분리한다. 때때로, 마이크로프로세서는 하나의 칩 평면에 하나의 대형 객체를 배치하는 어려움을 덜기 위해 2개 내지 4개의 섹션으로 세분된 메모리 캐쉬를 갖는다. 도 2는 마이크로프로세서 코어로 전용된 영역(22), 메모리 캐쉬로 전용된 영역(24)을 갖는 마이크로프로세서의 평면(20)을 도시한다. 영역(24)은 2개의 섹션으로 세분된다.
도 1 및 도 2에 도시된 배치와 같은 직선형 배치가 통상적으로 업계에서 사용되고 있기는 하지만, 이러한 배치는 공간면에서 효율적이지 않고 메모리 기능의 속도가 저하된다. 예를 들면, 도 2에서 메모리 캐쉬는 마이크로프로세서 근처에 위치되어 있지만, 두 개의 메모리 캐쉬 섹션만으로 분할된다. 현재 표준 관행인 직선형 배치를 유지하기 위해서는, 도 2에서의 마이크로프로세서 설계 공간에 대해 선택의 여지가 거의 없다. 메모리 캐쉬는 작은 영역으로 분할될 수 있지만, 마이크로프로세서 코어 자체는 변하지 않으므로, 직선형 캐쉬 설계를 여전히 유지하면서도 가능한 메모리 캐쉬 구성의 수가 제한된다. 마이프로프로세서 평면 및 캐쉬 설계에 대해 직선형 배치가 주어진 경우, 캐쉬 크기에 있어서 큰 변경은 어렵다. 도 2에서는, 3개의 주요한 메모리 캐쉬 배치가 가능하다. 도 2에 도시된 설계는 다음과 같이 유지될 수 있다. 즉, 2개의 메모리 캐쉬를 서로 평행으로 배치하고 마이크로프로세서 코어를 한 측면에 배치하거나, 또는 메모리 캐쉬를 서로 대향하여 배치하고 그 사이에 마이크로프로세서 코어를 배치할 수 있다.
메모리 캐쉬의 크기를 배가시키면서도 직선형 어레이 배치를 유지하고, 적당히 정방형으로 칩을 유지한다면 마이크로프로세서 코어 공간이 상실(disruption)될 것이다. 적어도, 도 2의 직선형 배치에서 메모리 캐쉬를 부가하거나 제거하려면 반드시 마이크로프로세서 코어 자체를 변경해야 하며, 이것은 비용 및 시간면에서 소모적인 일이다. 설계자들이 당면한 과제는 보다 다양한 메모리 캐쉬 배치가 가능한 마이크로프로세서 평면을 도출하는 것이다. 현재까지 이용된 직선형 배치는 이러한 과제를 극복하지 못한다.
따라서 본 발명의 목적은 집적 회로 기술을 제공하는 것이다.
본 발명의 다른 목적은 반도체 메모리를 위한 설계를 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 기판상에서 고속 고밀도 캐쉬 메모리 셀 어레이의 레이아웃을 제공하는 것이다.
본 발명의 또 다른 목적은 가변 메모리 캐쉬 어레이를 구비하는 효율적인 집적 회로 칩 설계를 제공하는 것이다.
상기한 내용 및 다른 목적은 이하 기술되는 바와 같이 성취된다. 마이크로프로세서 집적 회로에서 사용되는 캐쉬 서브어레이 방법 및 장치가 제공된다. 프로세서 유닛이 마이크로프로세서 집적 회로의 중앙 영역내에 배치되고, 주변 영역이 캐쉬 메모리 어레이 영역으로서 지정되어 중앙 영역을 에워싸며, 가변 크기의 캐쉬 메모리 어레이가 효율적으로 생성될 수 있도록 사전설정된 수의 캐쉬 메모리 서브어레이가 주변 영역에 배치된다. 캐쉬 메모리 서브어레이는 전체 캐쉬 워드중 고정된 일부를 포함한다. 마이크로프로세서 집적 회로 자체는 가변 크기의 모듈 캐쉬 메모리 어레이를 갖고, 프로세서 유닛이 배치된 중앙 영역, 캐쉬 메모리 어레이 영역으로서 지정되어 중앙 영역을 에워싸는 주변 영역, 주변 영역내에 배치된 사전설정된 수의 캐쉬 메모리 서브어레이를 포함함으로써 캐쉬 메모리 서브어레이가 가변 크기의 모듈 캐쉬 메모리 어레이를 구성하도록 한다.
도 1은 종래 기술의 서브어레이의 직선형 그리드 배치를 도시하는 도면
도 2는 종래 기술의 마이크로프로세서의 평면을 도시하는 도면
도 3은 마이크로프로세서 코어의 둘레 근처에 위치된 서브어레이를 갖는 메모리 캐쉬를 포함하는 마이크로프로세서의 제 1 평면을 도시하는 도면
도 4는 도 3과 같이 동일한 마이크로프로세서 코어의 둘레 근처에 위치된 서브어레이를 갖는 메모리 캐쉬를 포함하는 마이크로프로세서의 제 2 평면을 도시하는 도면
도면의 주요 부분에 대한 부호의 설명
30 : 마이크로프로세서의 평면 32 : 캐쉬
34 : 서브어레이 39 : 마이크로프로세서 코어
본 발명의 특성으로 간주되는 신규한 특성은 첨부되는 청구 범위에 개시된다. 그러나, 본 발명 자체 및 본 발명의 바람직한 사용 모드, 다른 목적, 장점은 첨부되는 도면과 함께 읽혀지는 경우 다음의 예시적인 실시예의 상세한 설명을 참조하여 가장 잘 이해될 것이다.
도 3을 특히 참조하면, 본 발명에 따라 이용될 수 있는 마이크로프로세서의 평면(30)이 도시되어 있다.
캐쉬(32)는 다수의 서브어레이(34)로 구성된다. 도 3에 도시된 바와 같은 캐쉬(32)는 대형의 내장(on-board) 마이크로프로세서 캐쉬이다(즉, 캐쉬는 실질적으로 마이크로프로세서에 ＆quot;내장＆quot;되어 위치된다). 캐쉬(32)는 곧 주소지정될 가능성이 높은 어드레스에 캐쉬의 일부를 메인 메모리(도시되지 않음)와 함께 동적으로 할당하는 특수한 고속 메모리이다. 캐쉬(32)는 메인 메모리에 모두 포함될 수 있는 어드레스 공간의 잉여(redundant) 복사본을 포함할 수 있다. 캐쉬(32)는 연관적(associative), 또는 내용 주소지정가능(content-associative)한데, 즉, 메모리 로케이션의 어드레스가 그 내용과 함께 저장된다. 메모리 로케이션로부터 데이터를 직접 판독하는 대신 캐쉬는 어드레스를 받아서, 존재할 수도 있고 존재하지 않을 수도 있는 요구된 데이터를 제공함으로써 응답한다. 캐쉬(32)는 히트(hit)를 나타냄으로써 캐쉬(32)가 올바른 데이터를 제공하고 있다는 것을 표시한다. 그렇지 않은 경우, 캐쉬(32)는 미스(miss)를 표시한다. 미스시에, 백킹(backing) 저장장치에 대해 메모리 액세스가 수행되고, 캐쉬는 새로운 데이터를 포함하도록 갱신된다. 캐쉬(32)는 메모리의 가장 활발한 부분을 보유하는 것을 목적으로 하고, 하드웨어는 캐쉬(32)에 저장할 메인 메모리의 일부를 동적으로 선택한다. 캐쉬(32)가 차있는 경우, 새로운 데이터를 불러들이는 것은 오래된 데이터를 제거하는 것을 수반한다. 마이크로프로세서 코어(39)는 평면(30)내의 중앙에 위치된다. 전자적인 ＆quot;기구＆quot;(즉, 집적 마이크로프로세서 칩)가 마이크로프로세서 코어(39)에 위치될 것이다. 캐쉬(32)는 실질적으로 간단한 메모리 어레이인 서브어레이(34)의 집합체이다.
도 3의 서브어레이의 수는 전형적으로 8, 16 또는 32이다. 서브어레이(34)는 마이크로프로세서(39)의 둘레(36)에 위치한다. 서브어레이(34)는 바람직하게 비트 슬라이스 논리 조직(bit-slice logical organization)을 갖는다. 주소지정은 전역적으로 분산되나 각각의 서브어레이(34)는 전체 캐쉬 워드중 일부만을 포함한다. 서브어레이(34)는 논리적 물리적으로 동일하다. 이들은 필요한 회로를 자체내에 포함한다(즉, 디코드, 멀티플렉서, 센스 앰프 회로). 서브어레이(34)는 다양한 위상(mirror) 및 방위(rotation)로 직선형 그리드 배치없이 마이크로프로세서 코어(39)의 원주에 위치되어, 칩의 실질적인 둘레(31)를 형성한다. 디폴트 금속 방향은 서브어레이(34)상에서 반전될 수 있다. 방향 표시(37)는 서브어레이(34)의 방향을 표시한다. 도 3의 평면(30)은 전반적으로 전자 집적 회로 산업에서 설계되는 직선형 배치와 실질적으로 상이한 정방형의 형태로 형성된다.
서브어레이(34)의 세분성(granularity) 및 수에 따라, 마이크로프로세서 코어 평면에 단지 약간의 상실만으로 넓은 범위의 캐쉬 설계가 가능하게 된다. 예를 들면, 캐쉬의 크기는 가능한 서브어레이의 수를 배가시키고 이들을 재배치함으로써 마이크로프로세서 코어를 변경할 필요없이 배가될 수 있다. 설계는 직선형 배치로만 제한되지 않으므로, 설계 공간에 대해 다양한 메모리 캐쉬 배치가 이용가능하다.
도 3의 배치에 대한 변형이 도 4에 도시되어 있다. 도 4에는 도 3과 동일한 마이크로프로세서 코어의 둘레 근처에 위치된 서브어레이를 갖는 메모리 캐쉬를 포함하는 마이크로프로세서의 제 2 평면이 도시되어 있다. 마이크로프로세서의 평면(40)은 도 4에 도시되어 있다. 서브어레이(44)가 다수이고 대략 2:3 내지 3:4 범위의 종횡비(aspect ratio)를 갖는 경우 가능한 배치 순열(permutation)이 수는 매우 많다.) 도 4에서, 대형의 내장 마이크로프로세서 캐쉬(42)가 다수의 서브어레이(44)로 조직된다. 서브어레이(44)는 마이크로프로세서 코어(49)의 둘레(48)에 위치된다. 서브어레이(44)는 비트 슬라이스 논리 조직을 갖는다. 주소지정은 전역적으로 분산되나 각각의 서브어레이(44)는 전체 캐쉬 워드중 일부만을 포함한다. 서브어레이(44)는 논리적 물리적으로 동일하다. 이들은 필요한 회로를 자체내에 포함한다. 서브어레이(44)는 다양한 위상 및 방위로 직선형 그리드 배치없이 마이크로프로세서 코어(49)의 원주에 위치되어, 칩의 실질적인 둘레(41)를 형성한다. 디폴트 금속 방향은 서브어레이(44)상에서 반전될 수 있다. 방향 표시(47)는 서브어레이(44)의 방향을 표시한다.
도 3의 서브어레이(34) 및 도 4의 서브어레이(44)의 배치는 유연하므로 마이크로프로세서 코어 영역 및 형태 인자(form factor)에 있어서 변이가 가능하다. 도 3 및 도 4는 동일한 배율로 도시되고, 동일한 갯수 및 크기의 서브어레이를 가지나, 도 3의 배치는 도 4의 면적보다 2.5배 큰 마이크로프로세서 코어 영역을 수용한다. 모든 서브어레이는 동일한 스위칭 동작을 갖고, 전력 칩 분배에 대해 디커플링(decoupling) 캐패시턴스의 종속적 소스를 제공한다. 소스는 마이크로프로세서 코어에 근접하여 다수의 병렬 경로로 마이크로프로세서 코어에 링크된다.
본 발명은 바람직한 실시예를 참조하여 특히 도시되었으나, 당 분야에서 통상의 지식을 가진 자라면 본 발명의 정신 및 범위로부터 벗어나지 않고 형태 및 세부사항에 있어 각종 변경이 이루어질 수 있음을 이해할 것이다.
상기한 바와 같은 본 발명에 따르면, 마이크로프로세서 집적 회로에서 사용되는 캐쉬 서브 어레이 방법 및 장치가 제공된다. 프로세서 유닛이 마이크로프로세서 집적 회로의 중앙 영역내에 배치되고, 주변 영역이 캐쉬 메모리 어레이 영역으로서 지정되어 중앙 영역을 에워싸며, 가변 크기의 캐쉬 메모리 어레이가 효율적으로 생성될 수 있도록 사전설정된 수의 캐쉬 메모리 서브 어레이가 주변 영역에 배치된다. 캐쉬 메모리 서브 어레이는 전체 캐쉬 워드중 고정된 일부를 포함한다. 마이크로프로세서 집적 회로 자체는 가변 크기의 모듈 캐쉬 메모리 어레이를 갖고, 프로세서 유닛이 배치된 중앙 영역, 캐쉬 메모리 어레이 영역으로서 지정되어 중앙 영역을 에워싸는 주변 영역, 주변 영역내에 배치된 사전설정된 수의 캐쉬 메모리 서브 어레이를 포함함으로써 캐쉬 메모리 서브 어레이가 가변 크기의 모듈 캐쉬 메모리 어레이를 구성하도록 한다.

Claims (6)

  1. 마이크로프로세서 집적 회로의 레이아웃(the layout of a microprocessor integrated circuit)을 위한 방법에 있어서,
    ① 상기 마이크로프로세서 집적 회로의 중앙 영역(a central region)내에 프로세서 유닛(a processor unit)을 배치시키는 단계와,
    ② 상기 중앙 영역을 에워싸는 주변 영역(a peripheral region)을 캐쉬 메모리 어레이 영역(a cache memory array region)으로서 지정하는 단계와,
    ③ 가변 크기의 캐쉬 메모리 어레이(variable size cache memory arrays)가 효율적으로 생성되도록 상기 주변 영역에 사전설정된 수의 캐쉬 메모리 서브어레이(a predetermined number of cache memory sub-arrays)를 위치시키는 단계
    를 포함하는 마이크로프로세서 집적 회로의 레이아웃 방법.
  2. 제 1 항에 있어서,
    전체 캐쉬 워드의 고정된 일부를 포함하도록 상기 캐쉬 메모리 서브어레이를 변경하는 단계를 더 포함하는 마이크로프로세서 집적 회로의 레이아웃 방법.
  3. 제 2 항에 있어서,
    마이크로프로세서 코어(a microprocessor core)를 포함하도록 상기 프로세서 유닛을 변경하는 단계를 더 포함하는 마이크로프로세서 집적 회로의 레이아웃 방법.
  4. 가변 크기의 모듈 캐쉬 메모리 어레이(a modular cache memory array of variable size)를 갖는 마이크로프로세서 집적 회로에 있어서,
    ① 프로세서 유닛이 배치된 중앙 영역과,
    ② 캐쉬 메모리 어레이 영역으로서 지정되어 상기 중앙 영역을 에워싸는 주변 영역과,
    ③ 상기 주변 영역에 배치된 사전설정된 수의 캐쉬 메모리 서브어레이 ─ 상기 캐쉬 메모리 서브어레이는 가변 크기의 모듈 캐쉬 메모리 어레이를 포함한다 ─
    를 포함하는 마이크로프로세서 집적 회로.
  5. 제 4 항에 있어서,
    상기 프로세서 유닛은 마이크로프로세서 코어를 포함하는 마이크로프로세서 집적 회로.
  6. 제 5 항에 있어서,
    상기 캐쉬 메모리 서브어레이는 전체 캐쉬 워드의 고정된 일부를 포함하는 마이크로프로세서 집적 회로.
KR1019970032773A 1996-10-31 1997-07-15 마이크로프로세서 집적 회로 및 그 레이아웃 방법 KR100244846B1 (ko)

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US8/742,221 1996-10-31

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