KR100244768B1 - Asynchronous partial responsive data detector of a digital magnetic recording/reproducing system - Google Patents
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Abstract
본 발명은 디지탈 VCR에서 자기 매체로부터 재생된 부호 데이터를 샘플링한 디지탈 데이터로부터 상기 자기 매체에 기록된 부호 데이터를 추정하는 비동기 부분 응답 데이터 검출 장치에 관한 것으로, 본 장치는 상기 디지탈 데이터를 적응적인 필터 계수 값에 따라 부분 응답 채널 특성을 갖는 등화 신호로서 출력하는 적응형 등화 수단; 상기 등화 신호를 이용하여 위상 오차를 검출하고 이를 보상함으로써 상기 디지탈 데이터의 샘플링 시간과 상기 부호 데이터의 부호 시간차를 동기화하는 위상 제어 수단; 제 1 및 제 2 선택 신호에 따라 각기 선택되는 제 1 및 제 2 상태의 이상적인 등화 신호의 레벨을 상기 등화된 신호에 대한 상기 부호 데이터로서 결정하며, 상기 선택된 부호 데이터는 이전의 제 1 및 제 2의 가능한 두가지 상태로부터 각 상태가 시작되고, 각 상태가 두 상태중의 한 상태로 전이되는 방식으로 생존되는 데이터인 최우 순서 검출기를 포함한다.The present invention relates to an asynchronous partial response data detection apparatus for estimating code data recorded on a magnetic medium from digital data sampled from coded data reproduced from a magnetic medium in a digital VCR. Adaptive equalization means for outputting as an equalization signal having partial response channel characteristics in accordance with the coefficient value; Phase control means for synchronizing a sampling time of the digital data and a code time difference of the code data by detecting and compensating for a phase error using the equalization signal; The level of the ideal equalization signal of the first and second states, respectively selected according to the first and second selection signals, is determined as the sign data for the equalized signal, wherein the selected sign data is the first and second previous signals. Each state starts from the two possible states of and includes the highest order detector, which is data that survives in such a way that each state transitions to one of the two states.
Description
본 발명은 디지탈 자기 기록/재생 시스템(이하 "디지탈 VCR" 이라함)에 관한 것으로, 특히 부분 응답 채널 방식의 디지탈 VCR에서의 비동기식 데이터 검출 장치에 관한 것이다.BACKGROUND OF THE
디지탈 신호를 자기 테이프에 기록하는 디지탈 VCR에 있어서, 권선형 자기 헤드와 로터리 트랜스를 통하여 자기 테이프와 같은 자기 매체를 자화시키는 기록 모드와 자기 테이프의 자속 변화를 증폭하고 이들을 디지털 데이터로 복원 또는 복호하는 재생 모드가 있다.A digital VCR for recording a digital signal on a magnetic tape, comprising a recording mode for magnetizing a magnetic medium such as a magnetic tape through a wound magnetic head and a rotary transformer, and amplifying a magnetic flux change of the magnetic tape and restoring or decoding them into digital data. There is a playback mode.
디지털 VCR은 전송 채널로서 자기 매체를 사용함으로써 자기 채널이 가지는 기본 특성인 직류 성분을 전송할 수 없으며, 고주파의 감쇄 특성등과 고밀도 기록에의한 인접 데이터와의 상호 간섭(inter symbol interference : ISI)이 전송을 방해한다. 또한, 테이프의 이송과 헤드의 회전 제어 등에 의한 영향을 받게 된다.Digital VCR cannot transmit direct current component, which is the basic characteristic of magnetic channel, by using magnetic medium as transmission channel, and inter-symbol interference (ISI) due to high frequency attenuation and high density recording Interfere with the transmission. In addition, the tape may be affected by the feeding of the tape and the rotation control of the head.
자기 기록/재생 경로에서의 오류율을 줄이기위하여 종래의 디지탈 VCR은 부분 응답 채널 4(partial response class IV) 을 사용한다. 이러한 부분응답 채널은 자기 매체의 특성을 고려하여 전송 채널이 매체와 유사한 특성을 갖도록 처리함으로써, 자기 채널 응답이 이상적인 부분 응답 IV 채널에 근사화되어 기록 데이터의 복원시에 오류 데이터를 줄일 수 있다. 이와 같이, 자기 테이프의 자속 변화분을 증폭하여 디지탈로 기록된 신호를 완전히 복원하기위하여, 재생 신호를 부분 응답 채널 특성을 갖는 신호로 만들어야한다.In order to reduce the error rate in the magnetic recording / reproducing path, a conventional digital VCR uses a partial response channel IV (partial response class IV). Such partial response channel is processed so that the transmission channel has characteristics similar to the medium in consideration of the characteristics of the magnetic medium, so that the magnetic channel response is approximated to the ideal partial response IV channel, thereby reducing the error data when the recording data is restored. In this way, in order to amplify the magnetic flux variation of the magnetic tape to completely recover the digitally recorded signal, the reproduction signal must be made into a signal having partial response channel characteristics.
종래의 부분 응답 채널을 사용하는 디지탈 VCR에서 재생되는 두가지 값의 신호를 검출하는 디지탈 데이터 검출 시스템은 주로 적응형 결정 궤환 등화기(decision feedback equalizer : DFE)를 사용한다. DFE는 채널을 거치면서 왜곡된 재생 신호에 대하여 최적의 가중치(weight)를 찾고 이를 이용하여 본래의 원하는 신호로 복원해내는 기능을 수행한다.Digital data detection systems for detecting two values of signals reproduced in a digital VCR using a conventional partial response channel mainly use an adaptive decision feedback equalizer (DFE). The DFE performs a function of finding an optimal weight for the distorted reproduction signal through the channel and using the same to restore the original desired signal.
결정 궤환 등화기를 갖는 디지탈 데이터 검출 시스템에서는 기록 매체로부터의 재생 신호를 적응형 피드포워드 등화기(adaptive feedforward equalizer : FFE)를 통과시키고 또한 적응형 결정 궤환 등화기(adaptive decision feedback equalizer)를 거쳐 두개의 등화기의 합으로써 이상적인 부분 응답 IV 채널 응답 특성을 만족시키는 기록/재생 채널 응답을 만든다. 따라서 결정 궤환 등화기에서 나오는 출력 신호는 재생 신호가 이상적인 부분 응답 채널을 통과하여 생성된 데이터 신호를 의미한다.In a digital data detection system having a decision feedback equalizer, a reproduction signal from a recording medium is passed through an adaptive feedforward equalizer (FFE), and then through an adaptive decision feedback equalizer. The sum of the equalizers creates a record / play channel response that meets the ideal partial response IV channel response characteristics. Therefore, the output signal from the decision feedback equalizer means the data signal generated by the reproduction signal passing through the ideal partial response channel.
디지탈 VCR 시스템을 부분 응답 채널로 모델링한 경우, 재생 디지탈 신호의 복원은 어떠한 식별점에서 아날로그 재생 데이터의 신호 진폭을 기 설정된 드레숄드 값(threshold)에 대비하여 대소를 판정함으로써 3 치 값 {yn} (+2, 0, -2)중의 하나로 판정하고 이렇게 처리된 3 치값은 데이터 비트 주기마다 하기 수학식과 같은 2 치 복호 결정 규칙에 따라 데이터 {bn} (0, 1)로 복호하는 방식으로 처리된다.If one models the digital VCR system, a partial response channel, the reproduction restoration of the digital signal is ternary values {y n by determining the case in preparation for the threshold value (threshold) preset the signal amplitude of the analog reproduction data from any identified point } Determined as one of (+2, 0, -2), and the processed three-value value is decoded into data {b n } (0, 1) according to a binary decoding decision rule as shown in the following equation for each data bit period. Is processed.
근래에 상술한 디지탈 데이터 검출 장치를 보다 개선시키기위한 디지탈 데이터 검출 장치는 에러율을 줄이기 위하여 적응형 결정 궤환 등화기의 출력과 연계하여 최우 순서 검출기(maximum likelyhood sequence detector)를 사용한다. 최우 순서 검출기는 임의의 수신 코드열에 가장 가까운 코드열을 추정하는 장치로서 상술한 가까운 코드열을 격자(trellis)를 이용하여 효과적으로 탐색하는 비터비(viterbi) 알고리즘을 이용한다. 비터비 검출기는 상술한 종래 기술의 데이터 검출 장치에서 수신 데이터를 데이터마다 추정하는것이아니고 이전에 수신된 얼마간의 데이터를 이용하여 추정한다.Recently, the digital data detection apparatus for further improving the above-described digital data detection apparatus uses a maximum likelyhood sequence detector in conjunction with the output of the adaptive decision feedback equalizer to reduce the error rate. The highest order detector is an apparatus for estimating the code sequence that is closest to an arbitrary received code sequence, and uses a Viterbi algorithm which effectively searches for the above-described close code sequence using trellis. The Viterbi detector does not estimate the received data for each data in the above-described prior art data detection apparatus but estimates using some previously received data.
비터비 검출기는 임의의 데이터 시간에 격자에 의해 가정된 각각의 가능한 상태에 대한, 생존 순서(survival sequence)라고 하는 데이터 결정의 순서와 그에 대응하는 에러 메트릭(error metric)을 유지한다. 예로서, 격자에 두 개의 상태가 있으면, 두 개의 생존 순서와 그에 대응하는 두 개의 에러 메트릭을 유지한다.The Viterbi detector maintains an order of data determination, called a survival sequence, and corresponding error metric, for each possible state assumed by the grid at any data time. For example, if there are two states in the grid, we maintain two survival orders and the corresponding two error metrics.
각각의 데이터 시간에, 격자의 상태에 대한 에러 메트릭을 갱신하기위하여 등화된 수신 신호 값을 평가하고, 이에 따라 갱신된 생존 순서가 생긴다. 최소의 에러 메트릭을 가진 갱신된 생존 순서는 기록된 데이터 신호 순서로 여겨진다. 생존 순서에서 가장 오래된 데이터는 비터비 검출기의 출력단에서 만들어지고, 이와같은 방식을 다음 데이터를 위해 반복한다. 따라서, 비터비 검출기는 드레숄드 값을 이용한 종래 기술의 복호 방식보다 낮은 에러율을 갖는 매우 양호한 복호 효율을 제공할 수 있다.At each data time, the equalized received signal values are evaluated to update the error metric for the state of the grid, resulting in an updated survival order. The updated survival order with the minimum error metric is considered to be the recorded data signal order. The oldest data in the survival order is produced at the output of the Viterbi detector, repeating this method for the next data. Thus, the Viterbi detector can provide a very good decoding efficiency with a lower error rate than the conventional decoding scheme using threshold values.
그러나, 비터비 검출기를 이용한 종래 기술의 데이터 검출 장치에 있어서, 자기 기록/재생 시스템을 부분 응답 채널 시스템으로 모델링한 경우 부분 응답 채널을 거친 등화된 신호를 바로 비터비 알고리즘을 이용하여 복호하는 것이 가능하지만, 이때 격자의 상태수가 4개가 되므로 알고리즘에 포함되는 계산이 복잡해지며, 그에 따라 비터비 검출기의 회로 구성이 복잡해진다는 문제가 있었다.However, in the conventional data detection apparatus using a Viterbi detector, when the magnetic recording / reproducing system is modeled as a partial response channel system, it is possible to decode the equalized signal passing through the partial response channel directly using the Viterbi algorithm. However, at this time, since the number of states of the grating is four, the calculation included in the algorithm becomes complicated, and accordingly, there is a problem that the circuit configuration of the Viterbi detector is complicated.
그러므로, 본 발명은 디지탈 VCR의 디지탈 데이터 복호 장치를 제공하는 것을 그 목적으로 한다.Therefore, an object of the present invention is to provide a digital data decoding apparatus of a digital VCR.
본 발명의 다른 목적은 디지탈 VCR에서 개선된 비터비 검출기를 갖는 디지탈 데이터 검출 장치를 제공하는 것이다.Another object of the present invention is to provide a digital data detection apparatus having an improved Viterbi detector in a digital VCR.
본 발명의 또 다른 목적은 디지탈 VCR에서의 디지탈 데이터 검출을 비동기 모드에서 수행할 수 있는 디지탈 데이터 검출 장치를 제공하는 것이다.It is still another object of the present invention to provide a digital data detection apparatus capable of performing digital data detection in a digital VCR in an asynchronous mode.
상술한 목적을 달성하기위한 본 발명에 따르면, 전송 채널로부터 재생된 부호 데이터를 샘플링한 디지탈 데이터로부터 상기 전송 채널에 기록된 부호 데이터를 추정하는 비동기식 부분 응답 채널 데이터 검출 장치는: 상기 디지탈 데이터를 적응적인 필터 계수 값에 따라 부분 응답 채널 특성을 갖는 등화 신호로서 출력하는 적응형 등화 수단; 상기 등화 수단으로부터 출력된 신호를 이용하여 위상 오차를 검출하고 이를 보상함으로써 상기 디지탈 데이터의 샘플링 시간과 상기 부호 데이터의 부호 시간차를 동기화하는 위상 제어 수단; 제 1 및 제 2 선택 신호에 따라 각기 선택되는 제 1 및 제 2 상태의 이상적인 등화 신호의 레벨을 상기 등화된 신호에 대한 상기 부호 데이터로서 결정하며, 상기 선택된 부호 데이터는 이전의 제 1 및 제 2의 가능한 두가지 상태로부터 각 상태가 시작되고, 각 상태가 두 상태중의 한 상태로 전이되는 방식으로 생존되는 데이터인 최우 순서 검출기를 포함하는 것을 특징으로한다.According to the present invention for achieving the above object, an asynchronous partial response channel data detection apparatus for estimating code data recorded in the transmission channel from digital data sampled from code data reproduced from the transmission channel is adapted to: adapt the digital data. Adaptive equalization means for outputting as an equalization signal having a partial response channel characteristic according to a typical filter coefficient value; Phase control means for synchronizing the sampling time of the digital data and the code time difference of the code data by detecting and compensating for a phase error using the signal output from the equalizing means; The level of the ideal equalization signal of the first and second states, respectively selected according to the first and second selection signals, is determined as the sign data for the equalized signal, wherein the selected sign data is the first and second previous signals. Each state starts from the two possible states of and includes the highest order detector, which is data that survives in such a way that each state transitions to one of the two states.
도 1은 본 발명의 바람직한 실시예에 따른 디지탈 자기 기록/재생 시스템의 데이터 검출 장치의 개략적인 블록도,1 is a schematic block diagram of an apparatus for detecting data of a digital magnetic recording / reproducing system according to a preferred embodiment of the present invention;
도 2는 위상 검출부 및 루프 필터의 상세 구성도,2 is a detailed configuration diagram of a phase detector and a loop filter;
도 3은 보간 필터의 상세 구성도,3 is a detailed configuration diagram of an interpolation filter;
도 4는 적응적 궤환 등화부의 상세 구성도,4 is a detailed configuration diagram of an adaptive feedback equalizer;
도 5는 필터 계수 갱신부의 상세 구성도,5 is a detailed configuration diagram of the filter coefficient updating unit;
도 6은 최우 순서 검출기의 상세 구성도,6 is a detailed configuration diagram of the highest order detector;
도 7은 차이 평가량 지연부의 상세 구성도,7 is a detailed configuration diagram of a difference evaluation amount delay unit;
도 8은 생존 순서 결정기의 상세 구성도,8 is a detailed configuration diagram of a survival order determiner;
도 9A 및 9B는 부분 응답 채널 시스템의 상태 전이도와 격자(trellis)를 도시하는 도면,9A and 9B show state transition diagrams and trellis of a partial response channel system, FIG.
도 10A 및 10B는 생존 경로가 수렴되는 과정을 도시하는 도면,10A and 10B illustrate the process by which survival paths converge;
도 11은 임의의 시간에서 샘플링 시간과 데이터 시간과의 차를 도시하는 설명도,11 is an explanatory diagram showing a difference between a sampling time and a data time at an arbitrary time;
도 12는 유한 응답 필터의 이상적인 응답 특성 곡선을 도시하는 파형도.12 is a waveform diagram illustrating an ideal response characteristic curve of a finite response filter.
<도면의 주요부분에 대한 부호의 설명><Description of the code | symbol about the principal part of drawing>
20 : 보간 필터30 : 피드포워드 등화기20: interpolation filter 30: feedforward equalizer
40 : 결정 궤환 등화기 55 : 에러 신호 생성기40: decision feedback equalizer 55: error signal generator
60 : 최우 순서 검출기70 : 위상 검출부60: highest order detector 70: phase detector
80 : 루프 필터80: loop filter
본 발명의 상기 및 기타 목적과 여러가지 장점은 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시예로 부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1을 참조하면, 본 발명에 따른 디지탈 VCR의 비동기식 부분 응답 채널 디지탈 데이터 검출 장치의 블록도가 도시된다. 도시된바와같이, 본 발명의 비동기식 부분 응답 채널 방식의 디지탈 데이터 검출 장치는 헤드 앰프(10), 아날로그/디지탈(&quot;A/D&quot;) 변환기(16), 보간 필터(interpolation filter)(20), 위상 제어 루프(100), 적응형 결정 궤환 등화부(200), 최우 순서 검출기(maximum likelihood sequence detector : MLSD)(60) 및 데이터 검출기에 필요한 제어신호 및 클럭을 제공하는 MCU(90)를 포함한다.1, a block diagram of an asynchronous partial response channel digital data detection apparatus of a digital VCR according to the present invention is shown. As shown, the asynchronous partial response channel type digital data detection apparatus of the present invention includes a
디지탈 VCR내 자기 테이프에 기록된 신호는 헤드 드럼상에서 교번적으로 스위칭되는 한쌍의 비디오 헤드(도시안됨)에의해 재생되고, 헤드 앰프(10)에의해 증폭된다. A/D 변환기(16)는 고정 클럭에 따라 헤드 앰프(10)에서 증폭된 신호를 샘플링하여 샘플된 재생 신호를 위상 제어 루프(100)로 제공한다.The signal recorded on the magnetic tape in the digital VCR is reproduced by a pair of video heads (not shown) which are alternately switched on the head drum, and amplified by the
위상 제어 루프(100)는 데이터 타이밍과 상관없이 무작위로 샘플링하는 비동기 타이밍을 동기화시키기위하여 실제 데이터와의 위상차를 보정하는 구성을 갖는다. 위상 제어 루프(100)는 보간 필터(20), 위상 검출부(70) 및 루프 필터(80)를 포함한다. 보간 필터(20)는 루프 필터(80)로부터 제공되는 위상차 신호에 따라 샘플링 타이밍을 제어 및 복원하는 기능을 수행한다. 상세히 말해서, A/D 변환기(16)에 의한 샘플링 포인트에서 샘플된 데이터 값과 테이프에 실제 기록된 데이터 포인트와의 차, 예로, 위상차 또는 시간차를 보정한다. 보간 필터(20)에 의해 보정된 데이터는 피드포워드 등화기(feedforward equalizer : FFE)(30)로 제공된다.The
위상 검출부(70)는 최우 순서 결정기(60)로부터의 생존한 신호를 이용하여 위상 변화량을 위상 오차로서 검출하고 루프 필터(80)를 통하여 고주파 성분을 제거한후 보간 필터(20)로 전달한다. 루프 필터(80)는 위상 비교기의 출력으로부터 고주파성분이나 잡음을 제거함으로써 위상 고정 루프(100)의 록 상태를 안정하게 유지하여 루프계 성능을 증대시킨다.The
적응형 결정 궤환 등화부(200)는 피드포워드 등화기(FFE)(30), FFE 계수 갱신부(35), 결정 궤환 등화기(decision feedback equalizer : DFE)(40) 및 DFE 계수 갱신부(45)로 구성된다.The adaptive
FFE(30) 및 DFE(40)는 각기 대응하는 계수 갱신부(35) 및 (45)로부터 전달되는 계수 값에 따라 기록 매체로부터 재생된 신호를 이상적인 PR4 채널 응답을 만족시키는 기록/재생 채널 응답을 만드는 기능을 수행한다. 따라서 FFE(30) 및 DFE(40)에서 출력된 신호는 재생된 신호가 이상적인 부분 응답 채널을 통과하여 등화된 데이터 신호를 의미한다. FFE(30) 및 DFE(40)의 출력 신호는 각기 가산기(50)에서 가산된다. 가산기(30)의 출력은 에러 신호 생성기(55) 및 최우 순서 검출기(60)로 입력된다. 최우 순서 검출기(60)의 출력은 다시 DFE(40)로 제공됨으로써 궤환 루프를 형성한다. 이 궤환 루프는 기록/재생 채널에서 잔여의 데이터간의 상호 간섭을 억누르는 작용을 한다. 에러 신호 생성기(55)는 가산기(50)으로부터의 등화된 신호와 최우 순서 검출기(60)에서 검출된 이상적인 신호와의 차이인 에러 신호 &quot;e&quot;를 생성한다. 이 에러 신호는 FFE(30) 및 DFE(40)의 필터 계수를 조정하는데 사용된다.The
최우 순서 결정기(60)는 임의의 수신 코드열에 가장 가까운 코드열을 추정하는 방식으로 최우 추정 복호 알고리즘을 이용한다. 최우 추정 복호 알고리즘은 격자(trellis)를 이용해서 상술한 가까운 코드열을 효과적으로 탐색하는 비터비(viterbi) 알고리즘을 포함한다. 이 비터비 알고리즘은 부호간 간섭이 존재하는 데이터 검출기의 성능을 개선하는데 효과적으로 사용된다.The
먼저, 부분응답 채널을 이용한 부호화 과정을 설명하면 다음과같다.First, the encoding process using the partial response channel will be described.
이진 데이터 열(binary data sequence) &quot;&quot; 은 하기 수학식에 따라 프리코딩(precoding)되어 프리코드된 (precoded) 데이터 열 &quot;&quot; 로서 생성된다.Binary data sequence " &Quot; Is a precoded and precoded data string " &Quot; Is generated as:
상기 수학식에서 1s 는 배타 OR(exclusive-OR) 연산을 나타낸다.In the above equation, 1s represents an exclusive OR operation.
프리코드된 데이터 열은 하기 수학식에 따라 2극(bipolar) 펄스 열로 변환된다. 이때, 2극 펄스 열의 데이터는 진폭을 가지고 있다.Precoded Data Column Is a bipolar pulse train according to the equation Is converted to. At this time, the data of the two-pole pulse train has an amplitude.
그 다음에, 2극 펄스 열은 하기 수학식에 따른 부호화 규칙에 따라 부호화되어 자기 테이프에 기록되고 그로부터 재생된다.Then, a two-pole pulse train Is encoded according to an encoding rule according to the following equation, recorded on a magnetic tape, and reproduced therefrom.
상기 식에서는 디지탈 필터인 등화기를 이용하여 재생된 채널 데이터를 나타낸다. 상술한 부호화 과정에 있어서, 프리코드된 데이터 열은 2진수에 대하여 실행되지만,을 생성하는 디지탈 필터링은 2극 펄스에 대하여 실행된다는 것이다.In the above formula Denotes channel data reproduced using an equalizer which is a digital filter. In the above-described encoding process, the precoded data string Runs on binary numbers, Digital filtering to generate is performed on the bipolar pulse.
예를 들어, 입력 심볼(데이터)이 &quot;0 1 1 0&quot; 인 경우에 수행되는 부호화 과정을 작성하면 다음과 같다.For example, input symbol (data) 0 " 0 1 1 0 " If the coding process performed in the case of is as follows.
여기서 프리코드된 데이터 열은 2극 펄스 데이터 열와사이의 관계로부터 구한것이고, 2진 데이터 열의 값은와사이의 관계로부터 구한 것이며, &quot;*&quot;는 돈 케어 상태(don't care)를 나타낸다.Where the precoded data column Silver 2-pole pulse data string Wow From the relationship between the binary data columns The value of Wow The " * " represents a don't care.
복호화 과정에 있어서, 2 진수가 ±1 인 경우에,는 세가지의 가능한 값, 즉, +2, 0, -2 의 세가지 레벨(three-level)중의 어느 한 값을 갖는다.Binary in the decoding process If is ± 1, Has any of three possible values, namely, three-levels of +2, 0, and -2.
부분 응답 채널 IV 시스템의 부호화 과정에서 짝수(또는 홀수) 신호 부호열은 짝수(또는 홀수)번째 부호에 의해서만 영향을 받는다. 따라서, 부분 응답 채널 시스템은 그의 부분 응답 채널 특성 1-D을 갖는 두 개의 독립적인 부분 응답 채널 시스템으로 간주될 수 있을 것이다. 이것을 이용하여 재생 신호 부호열을 홀수열과 짝수열로 분리하고, 각각의 신호 부호열을 따로 따로 비티비 복호법에의해 데이터를 검출하면 알고리즘 수행에 필요한 계산을 단순화 시킬 수 있을 것이다. 따라서, 부분 응답 채널 시스템의 부호화 과정이 포함하고있는 격자의 상태 수는 단지 2개로 줄일 수 있게된다.In the encoding process of the partial response channel IV system, the even (or odd) signal code string is only affected by the even (or odd) code. Thus, the partial response channel system may be considered as two independent partial response channel systems with their partial response channel characteristics 1-D. By using this, it is possible to simplify the calculation required to perform the algorithm by dividing the reproduction signal code string into odd and even columns and detecting the data by the VTV decoding method separately. Therefore, the number of states of the grid included in the encoding process of the partial response channel system can be reduced to only two.
입력 심볼을라하고, 출력 심볼을라 하면 이들의 관계는 도 9A에 도시된 상태 전이도와 도 9B에 도시된 격자(trellis)로 표현될 수 있다.Input symbol And the output symbol This relationship can be expressed by the state transition diagram shown in FIG. 9A and the trellis shown in FIG. 9B.
도 9B는 P(D) = 1-D 인 부분 응답 채널의 하나의 역 교차(de-interleaved) 기호 열(symbol stream)에 대한 격자이다. 이 격자는 최우 순서 결정기(60)의 동작을 이해하는데 도움이 된다. 도 9B에서, 위쪽 정점 (251, 252)은 격자에서 상태 1을 나타내고, 아래쪽 정점(261, 262)는 상태 2를 나타낸다. 왼쪽 정점 (251, 261)은 격자에서 과거 상태를 나타내고, 오른쪽 정점(252, 262)는 새로운 상태를 나타낸다. 과거 상태(251, 261)에서 새로운 상태(252, 262)로 진행하는 각각의 가지(branch)들이 화살표로 도시되어있다. 각각의 상태 정점과 연관된 것은 오류 메트릭(error metrix : EM)이다. EM1c 는 정점(251)의 상태 1 과 연관되고, EM2c 는 정점(261)의 상태 2와 연관된다. 각각의 새로운 상태 정점과 연관된 것은 갱신된 오류 메트릭이다. EM1은 정점(252)의 새로운 상태 1 과 연관되고, EM2는 정점(262)의 새로운 상태 2 과 연관된다.9B is a grid for one de-interleaved symbol stream of the partial response channel with P (D) = 1-D. This grating helps to understand the operation of the
어떠한 특정 과거 상태에서부터, 격자는 등화기가 현재 입력되는 2 진 심볼 데이터 1(=) 을 받았다면, 가지를 따라 격자상의 다른 상태로 움직이고, 등화기가 2 진 심볼 데이터 0(=) 를 받았다면, 가지를 따라 같은 상태로 진행한다. 상태의 전이를 일으키는 이상적인 수신된 등화 신호의 값은 입력 신호를 수신했을 때 진행하게 될 격자상의 가지에 대괄호로 표시되어있다. 따라서, 상태 1의 정점 (251)에서 시작하여, 등화된 채널 데이터가 0 이면, 다음의 기호 시간에 상태 1에 남게되고, 정점(252)에서 끝나게된다. 이것은 등화기가 2 진 심볼 데이터 ()로서 이진수 0을 수신하였음을 의미한다. 등화된 채널 데이터가 값 +2를 가지면, 상태 2로 전이되고, 정점(262)에서 끝난다. 이것은 등화기가 2 진 심볼 데이터 ()로서 이진수 1을 수신하였음을 의미한다. 마찬가지로, 상태 2의 정점(261)에서 시작하여, 등화된 채널 데이터가 0 이면, 다음의 기호 시간에 상태 2에 남게되고, 정점(262)에서 끝나게된다. 이것은 등화기가 2 진 심볼 데이터 ()로서 이진수 0을 수신하였음을 의미한다. 등화된 채널 데이터가 값 -2를 가지면, 상태 1로 전이되고, 정점(252)에서 끝난다. 이것은 등화기가 2 진 심볼 데이터 ()로서 1을 수신하였음을 의미한다.From any particular past state, the grid is binary symbol data 1 (= ), Move along the branch to another state on the grid, and the equalizer equals binary symbol data 0 (= ), Proceed in the same state along the branches. The value of the ideal received equalization signal that causes the transition is indicated by square brackets on the branch on the grid that will proceed when the input signal is received. Thus, starting at
그러나, 실제의 검출기는, 자기 채널로부터 재생되는 이상적인 2 진 심볼 데이터 ()를 입력 신호로서 수신하기는 불가능하다. 따라서, 격자상의 각 가지에서, 가지 메트릭(branch metric) BM 이 계산된다. 각 가지에서, 실제의 수신된 등화된 채널 신호와 그 가지에 해당하는 이상적인 입력 신호간의 크기의 차이가 계산된다. 이 크기를 가지 메트릭 (BM) 이라 지칭하고, 과거에서 누적된 오류 메트릭과 같이 축적된다. 여기서 오류 메트릭은, 각각의 갱신될 오류 메트릭을 만들기 위한 각각의 그 가지에서의 원천 정점(source vertex)에 관련된다. 이 갱신된 오류 메트릭들은 가장 유망한 순서(most likely sequence)를 결정하는데 사용된다.However, real detectors are ideal for binary symbol data ( ) As an input signal is not possible. Thus, for each branch on the grid, a branch metric BM is calculated. In each branch, the difference in magnitude between the actual received equalized channel signal and the ideal input signal corresponding to that branch is calculated. This magnitude is referred to as a branch metric (BM) and accumulates like error metrics accumulated in the past. The error metric here relates to the source vertex at each branch to create each error metric to be updated. These updated error metrics are used to determine the most likely sequence.
새로운 심볼에 대하여, 상태 1을 나타내는 정점(321)에 도달하는 방법은 두 가지가 있다. 정점(251)에서 0 신호를 수신하거나, 정점(261)에서 -2 신호를 수신하는 것이다. 가지 메트릭 BM1은 정점(251)에서 정점(252)로 진행하는 가지에 대해 계산되고, 가지 메트릭 BM3는 정점(251)에서 정점(252)로 진행하는 가지에 대해 계산된다. 이 가지 메트릭들은 그들의 원천 정점에 관련된 각각의 오류 메트릭과 함께 누적된다. 즉, 가지 메트릭 BM1은 과거에서 누적된 오류 메트릭 EM1c와 같이 누적되어, 정점(251)에서 정점(252)로 진행하는 가지에 대한 갱신된 제 1 의 오류 메트릭 (EM1' = BM1 + EM1c)을 만들어낸다. 가지 메트릭 BM3은 현재 오류 메트릭 EM2c와 같이 누적되어, 정점(261)에서 정점(252)로 진행하는 가지에 대한 갱신된 제 2 의 오류 메트릭 (EM1'' = BM3 + EM2c)을 만들어 낸다. 여기서 제 1 및 제 2의 오류 메트릭, EM1' 및 EM1'', 중에서 보다 적은 값을 가지는 갱신된 오류 메트릭이 상태 1로 도달하는 좀 더 유망한 가지로 가정되고, 정점(252)에 대한 갱신된 오류 메트릭 EM1 으로서 선택된다.For the new symbol, there are two ways to reach the vertex 321 representing
마찬가지로, 가지 메트릭 BM2은 정점(251)에서 정점(262)로 진행하는 가지에 대해 계산되고, BM4는 정점(261)에서 정점(262)로 진행하는 가지에 대해 계산된다. 가지 메트릭 BM2는 현재 오류 메트릭 EM1c과 함께 누적되어, 정점(251)에서 정점(262)로 진행하는 가지에 대한 갱신된 오류 메트릭(EM2'=BM2+EM1c)을 만들어낸다. 가지 메트릭 BM4은 현재 오류 메트릭 EM2c와 같이 누적되어, 정점(261)에서 정점(262)로 진행하는 가지에 대한 갱신된 오류 메트릭(EM2&quot;:=BM4+EM2c)을 만들어 낸다. 보다 적은 값을 가지는 갱신된 오류 메트릭이 상태 2로 도달하는 좀 더 유망한 가지로 가정되고, 정점(262)에 대한 갱신된 오류 메트릭 EM2 가 된다. 즉, 보다 적은 오류 메트릭을 가진 정점이 가장 유망한 상태가 된다. 이러한 가장 유망한 상태가 누적되고, 도 10에 도시된바와같이, 연결되지않은 생존 경로는 차단하면서 최종적으로 생존한 경로만이 선택된다.Similarly, the branch metric BM2 is calculated for the branch that progresses from
이제 도 2을 참조하면, 위상 궤환 루프의 위상 검출부(70) 및 루프 필터(80)의 상세 회로도가 도시된다.Referring now to FIG. 2, a detailed circuit diagram of the
위상 검출부(70)는 최우 순서 검출기(500)에서 생존한 신호를 이용하여 위상 오차를 검출하는 기능을 수행하는 부분으로, 최우 순서 검출기(500)로부터 생존한 신호를 저장하는 한 세트의 세 개의 생존 신호 저장 레지스터(610, 620, 630)와 가산기(640) 및 곱셈기(650)를 포함한다.The
제 1 레지스터(610)와 제 3 레지스터(630)의 출력은 각기 감산기(640)의 입력으로 제공되며, 제 2 레지스터(620)의 출력은 에러 신호를 출력하는 에러 신호 생성기(55)에 제공된다. 감산기(640)는 제 1 및 제 3 레지스터(610, 630)의 출력을 감산하여 감산된 생존 신호의 위상차 신호(Xn+1-Xn-1)를 곱셈기(650)의 일 입력으로 제공한다. 곱셈기(650)는 타 입력 신호로서 수신된 에러 신호 e 를 위상차 신호에 곱함으로써 위상 오차 신호 Zk를 출력한다. 상술한 동작을 수행하는 위상 검출부(70)의 동작은 직접 결정(decision directed) 방식을 이용하여 하기 수학식과 같이 표현될 수 있다.The outputs of the
위상 오차 신호 Zk는 루프 필터(80)로 제공된다.The phase error signal Z k is provided to the
루프 필터(80)는 위상 검출부(70)의 출력으로부터 고주파 성분이나 잡음을 제거함으로써 위상 제어 루프계의 록 상태를 안정하게 유지하여 루프계 성능을 증대시킨다. 루프 필터(80)는 필터 상수 α 와 위상 오차 신호 Zk를 곱셈하는 제 1 곱셈기(670), 필터 상수 β와 위상 오차 신호 Zk를 곱셈하는 제 2 곱셈기(680), 제 2 곱셈기(680)의 출력과 지연기(700)의 출력을 가산하는 제 1 가산기(690), 제 1 가산기(690)의 출력과 제 1 곱셈기(670)의 출력을 가산하는 제 2 가산기(710)로 구성된다. 상술한 동작을 수행하는 루프 필터(80)의 출력 1k은 하기 수학식으로 표현될 수 있다.The
루프 필터(80)의 출력 1k 은 다음단의 보간 필터(20)로 제공된다.The output 1k of the
도 3을 참조하면, 보간 필터(20)의 상세 구성이 도시된다.3, a detailed configuration of the
보간 필터(20)는 위상 오차 신호를 이용하여 비동기 샘플링에 의한 타이밍을 복원하는 기능을 수행하는 부분으로, 디지털 필터의 유한 응답 필터(finite impulse response filter)의 구조를 가지며, 위상 오차 검출부(800)와 위상 오차 보상부(900)를포함한다.The
위상 오차 검출부(800)는 위상 오차 신호를 샘플링 주파수 대 실제 기록 데이터 주파수와의 비인 W에 가산하는 제 1 가산기(810)를 포함한다. 도 11을 참조하면, 주파수 비 &quot;W&quot;를 설명하는 파형도를 도시한다. 도 10에서, &quot;Ts&quot; 는 &quot;m&quot;이라는 임의의 시점에서 샘플링된 재생 신호의 레벨을 나타내며, &quot;Ti&quot; 는 &quot;k&quot;라는 임의의 시점에서 실제 자기 테이프에 기록된 신호의 레벨을 나타낸다.The
도 3에서, 제 1 가산기(810)의 출력은 제 2 가산기(820)와 지연기(830)를 통하여 누산 모듈(840)내에 누산된다. 이러한 누산은 도 11에서 시간이 경과함에 따라 실제 기록 데이터 시점과 샘플링 데이터 시점간에 타이밍이 증가되는 것으로 도시된다. 누산 모듈(840)에서 누산된 값은 감산기(860)의 제 1 입력단에 직접 연결되고 정수 처리부(850)를 통하여 감산기(860)의 제 2 입력단에 연결된다.In FIG. 3, the output of the
정수 처리부(850)는 누산 모듈(840)로부터 제공된 누적된 값으로부터 정수 값만을 취하고 이 정수값을 감산기(860)의 제 2 입력단으로 제공함으로써 감산기(860)에서 샘플링된 데이터 Xn 와 실제 기록된 기록 데이터와의 거리를 나타내는 신호 1k를 위상 오차 보상부(900)로 출력한다. 또한 정수 처리부(850)에서 취해진 정수는 비교부(870)와 지연기(875)로 제공된다. 비교부(870)에서는 지연기(875)를 경유한 이전 정수값과의 차가 1 이상이면 지연 신호 &quot;HOLD&quot;로서 출력된다. 이것은 소숫점아하 값들이 누적되어 캐리(carry)로 발생함으로써 정수값이 증가한 때이다.The
위상 오차 보상부(900)는 룩업 테이블 메모리(910)와 유한 임펄스 응답 필터부(920)로 구성된다. ROM과 같은 메모리로 구성된 룩업 테이블(910)은 도 12에 도시된 임펄스 응답 필터의 이상적인 응답 특성 곡선에서 매 샘플링 시간에 대응하는 응답 값을 필터 계수 벡터 H(t)로서 저장하고 있으며, 이 메모리내 필터 계수를 가지고있는 각각의 메모리 영역은 거리 신호 1k에의해 어드레스된다. 거리 신호 1k 에 의해 어드레스된 메모리 영역으로부터 판독된 한 세트의 필터 계수들은 다음단의 유한 응답 필터부(920)로 제공된다.The
유한 응답 필터부(920)는 도시되지않은 탭 지연 라인을 통하여 지연된 입력 신호 벡터 Xn를 룩업 테이블(910)로부터 판독된 필터 계수 벡터 H(t)와 곱하고, 곱해진 값들을 합산함으로써 보간된 데이터 값을 출력한다. 유한 응답 필터부(920)의 출력은 FFE(30)(도 1 참조)로 제공된다.The finite
도 4를 참조하면, 적응형 결정 귀한 등화부(200)의 상세 구성이 도시된다.4, a detailed configuration of the adaptive decision
FFE(30)는 유한 응답 필터(finite impulse response : FIR) 구조의 일종인 트랜스버설(transversal) 형태로 이루어져있다. 즉, 보간 필터(20)에서 출력된 보간된 신호 &quot;Xn&quot;(=n 번째 신호)을 순차적으로 지연하는 탭형 지연 라인(tapped delay line) (210)과 각각의 지연 라인에서 지연된 신호를 계수 갱신부(35)로부터 제공된 적응적 필터 계수 &quot;Cn&quot; 에 각기 곱하는 곱셈기 블록(220)과 곱셈기 블록(220)내 각각의 곱셈기의 출력을 가산하는 가산기(225)로 구성된다. 가산기(225)의 출력은 가산기(50)(도 1 참조)의 제 1 입력으로 제공된다.The
마찬가지로, DFE(40)는 FFE(30)와 동일한 유한 응답 필터 구조로 이루어져있다. 본 발명에서 구성된 DFE(40)은 최우 순서 검출기(60)에서 생존한 데이터 값인 &quot;1&quot;, &quot;0&quot;, &quot;-1&quot; 값들만을 곱하기 때문에 풀 비트 곱셈기 구성보다 간단한 적은 수의 게이트로써 간단한 구조로 구성할 수 있다. 이 DFE(40)은 최우 순서 검출기(60)의 출력(65)을 순차적으로 지연하는 탭형 지연 라인(tapped delay line)(230)과 각각의 지연 라인에서 지연된 신호를 계수 갱신부(45)로부터 제공된 적응 필터 계수 &quot;Bn&quot;(=n 번째 필터 계수) 에 각기 곱하는 곱셈기 블록(240)과 곱셈기 블록(240)내 각각의 곱셈기의 출력을 가산하는 가산기(245)로 구성된다. 가산기(245)의 출력은 가산기(50)의 제 2 입력으로 제공된다. 가산기(50)의 출력은 도 1을 참조하여 설명된바와같이 라인(52)을 통하여 최우 순서 결정기(60)로 제공된다.Similarly, the
도 5에는 필터 계수 갱신부(35, 45)의 상세 구성이 도시된다. 필터 계수 갱신부(35, 45)는 하기 수학식의 최소 평균 자승법(least mean squares : LMS)을 이용하여 FFE(30) 및 DFE(40)에 필요한 필터 계수를 각기 갱신한다.5 shows the detailed configuration of the filter
곱셈기(202)는 수렴 상수 1 값에 에러 신호 e 를 곱한다. 곱셈기(202)의 출력은 곱셈기(204)에서 n-1 번째의 입력 신호 벡터 Xn-1와 곱해진다. 곱셈기(204)의 출력은 가산기(206)에서 초기 필터 계수 갱신부(214)로부터 제공된 이전의 필터 계수 Cn-1(또는 Bn-1)와 가산됨으로써 갱신될 필터 계수 Cn(또는 Bn)이 구해진다. 가산기(206)에의해 갱신된 필터 계수 Cn(또는 Bn)는 홀드 스위치(208)를 통하여 FFE(30) 또는 DFE(40)로 제공된다.The
초기 상태에서, 초기 계수 갱신부(214)는 MCU(90)로부터의 초기 계수 로드 (INITIAL LOAD) 제어 신호에 따라 초기 계수 테이터를 수신하며, 홀드 스위치(208)는 스위치 제어 신호 &quot;HOLD&quot;에 따라 초기 계수 데이터 갱신부(214)로부터 궤환된 초기 계수를 지연기(212)를 경유하여 선택적으로 초기 계수 갱신부(214)로 제공한다. 초기 계수 갱신부(214)로부터 FFE 및 DFE 계수 갱신부(35) 및 (45)로 제공되는 초기 필터 계수는 적응형 필터의 초기 수렴 속도를 높이기위하여 기존의 수렴된 계수 값을 받아 사용하게된다. 즉, 기존의 수렴된 값을 사용함으로써 보다 빨리 안정된 필터 계수를 찾아 수렴할 수 있다.In the initial state, the
이제 도 6을 참조하면, 본 발명에 따른 최우 순서 검출기(60)의 상세 블록 다이어그램이 도시된다. 최우 순서 검출기(60)는 가지 메트릭을 생성하는 가지 메트릭 생성부(310)와, 가지 메트릭 비교부(330)와, 차이 평가량 지연부(400)와 생존 경로 결정기(500)를 포함한다.Referring now to FIG. 6, a detailed block diagram of the
가지 메트릭 생성부(310)는 MCU(90)로부터 신호 반전부(320)를 통해 제공되는 이상적인 등화 신호의 기준 레벨 (+2, 0, -2) 을 이용하여 등화된 채널 신호 (in) 를 감산하는 제 1 및 제 2 감산기(312, 314)와, 제 1 및 제 2 감산기(312, 314)의 출력에 대하여 절대치를 계산하여 가지 메트릭 BM1, BM2, BM3, BM4 을 생성하는 제 1 내지 제 3 절대치 회로(322, 324, 326)를 구비한다. 제 1 감산기(312)의 출력은 제 1 절대치 회로(322)에 연결되고, 등화된 채널 신호 값 (in)은 제 2 절대치 회로(324)에 연결되며, 제 2 감산기(314)의 출력은 제 3 절대치 회로(326)에 연결된다.The branch
제 1 절대치 회로(322)는 기준 등화 신호 레벨 -2 에 대한 등화 채널 신호의 절대치 차(|-2.0 - in|)를 가지 메트릭 BM3 으로서 생성하고, 입력 신호 레벨이 8비트 값이면 ±128이므로 기준 동화 신호 레벨은 ±2가 ±60으로 바뀌어한다. 제 2 절대치 회로(324)는 기준 등화 신호 레벨 0에 대한 등화 채널 신호의 절대치 차(|0.0 - in|)를 가지 메트릭 BM1, BM4 로서 생성하며, 제 3 절대치 회로(326)는 기준 등화 신호 +2 에 대한 등화 채널 신호의 절대치 차(|+2.0 - in|)를 가지 메트릭 BM2 으로서 생성한다. 각각의 제 1 내지 제 3 절대치 회로(322, 324, 326)의 가지 메트릭은 비교부(330)로 제공된다. 실제회로에서는 입력신호의 진폭에 따라 기준 등화 레벨은 2.0에서 이에 대응하는 판정 기준값으로 바뀌며, 이값은 MCU(90)에서 제공된다.The first
비교부(330)는 가지 메트릭 생성부(310)로부터 제공된 가지 메트릭을 이용하여 다이코드 격자의 각 상태에 대한 오류 메트릭(EM1, EM2)을 생성한다. 예로, 하기 수학식 9는 (BM1 + EM1c) 및 (BM3 + EM2c) 중에서 작은 에러 값을 갖는 오류 메트릭 EM1을 찾는 과정이며, 수학식 10는 (BM2 + EM1c) 및 (BM4 + EM2c) 중에서 작은 에러 값을 갖는 오류 메트릭 EM2을 찾는 과정이다. 이 과정은 하기 수학식으로 표현될 수 있다.The
상기 수학식 9 및 10을 다시 표현하면 각기 다음의 수학식 11 및 12과 같다. 즉, EM1 과 EM2의 결정은 하기 수학식의 판단에 근거한다.Re-expression of
여기서 EM1 과 EM2 간의 차(EM2 - EM1)를 평가하는 변수를 다음과 같은 차이 평가량 (&quot;DEM&quot;)으로 정의한다.Here, the variable for evaluating the difference between EM1 and EM2 (EM2-EM1) is defined as the difference evaluation amount (" DEM ") as follows.
DEMc = EM2c - EM1cDEMc = EM2c-EM1c
여기서 오류 메트릭 EM1의 결정을 위하여 수학식 9을 이용하여 수학식 7 을 다시 쓰면 하기 수학식과 같다.In order to determine the error metric EM1, Equation 7 is rewritten using Equation 9 as follows.
BM1 &lt; &gt; DEMc + BM3BM1 < ≫ DEMc + BM3
마찬가지로, 오류 메트릭 EM2의 결정을 위하여 수학식 9를 이용하여 수학식 8을 다시 쓰면 하기 수학식과 같다.In the same manner, to rewrite Equation 8 using Equation 9 to determine the error metric EM2, the following Equation 8 is obtained.
BM2 &lt; &gt; DEMc + BM4BM2 < ≫ DEMc + BM4
비교부(330)에서 제 1 가산기(332)는 수학식 14를 계산하는데 사용되며, 제 1 가산기(332)로부터의 출력은 제 1 선택기(336)와 제 1 비교기(342)로 제공된다. 제 1 비교기(342)는 제 1 가산기(332)의 출력과 제 2 절대치 회로(324)의 출력을 비교하여, 그 결과를 제 1 선택기(336)와 다음단의 생존 경로 저장/갱신 모듈(500)의 멀티플렉서 제어 신호 SS1로서 출력한다.In the
한편, 제 2 가산기(334)는 수학식 15를 계산하는데 사용되며, 제 2 가산기(334)의 출력은 제 2 선택기(338)와 제 2 비교기(344)로 제공된다. 제 2 비교기(342, 344)의 출력 신호는 제 2 선택기(338)와 다음단의 생존 경로 저장/갱신 모듈(500)의 멀티플렉서 제어 신호 SS2로서 제공된다.Meanwhile, the
그 동작에 있어서, 제 1 비교기(342)에서 제 2 절대치 회로(324)의 출력 (BM1) 이 제 1 가산기(332)의 출력(DEMc + BM3) 보다 작으면, 제어신호 SS1는 &quot;0&quot;로서 출력되고, (BM1) 이 (DEMc + BM3) 보다 크면, 제어신호SS1는 &quot;1&quot;로서 출력된다. 마찬가지로, 제 2 비교기(344)에서 제 3 절대치 회로(326)의 출력(BM2)이 제 2 가산기(334)의 출력(DEMc + BM4) 보다 작으면, 제어신호 SS2는 &quot;0&quot;로서 출력되고, (BM2) 이 (DEMc + BM4) 보다 크면, 제어신호 SS2는 &quot;1&quot;로서 출력된다.In the operation, when the output BM1 of the second
제 1 및 제 2 비교기(342, 344)의 제어 신호 SS1 및 SS2에의해 제 1 및 제 2 선택기(342, 344)의 출력은 감산기(350)으로 입력되어 차이 평가량 DEM, 즉 (EM2 - EM1) 값을 생성한다. 감산기(350)의 출력은 도 7의 차이 평가량 지연부(400)와 도 8의 생존 경로 결정기(500)로 제공된다.By the control signals SS1 and SS2 of the first and
도 7를 참조하면, 차이 평가량 지연부의 상세 구성이 도시된다.Referring to Fig. 7, a detailed configuration of the difference evaluation amount delay unit is shown.
차이 평가량 지연부(400)에서, 멀티플렉서(420)의 제 2 입력단은 라인(356)을 통하여 제공되는 감산기(350)의 출력과 (1-D) 지연기(426)의 출력에 연결되고, 멀티플렉서(430)의 제 1 입력단은 감산기(350)의 출력과 지연기(436)의 출력에 연결되어있다. 멀티플렉서(420)의 출력은 AND 게이트(422)의 제 1 입력에 연결된다. AND 게이트(422)의 제 2 입력은 클리어 신호 CLR에 연결되며, 그의 출력은 멀티플렉서(424)의 제 2 입력단에 연결된다. 멀티플렉서(424)의 출력은 지연기(426)에 연결된다. 지연기(426)의 출력은 멀티플렉서(420, 424)의 제 1 입력단과 출력 멀티플렉서(470)의 제 1 입력단에 연결된다.In the difference
마찬가지로, 멀티플렉서(430)의 출력은 AND 게이트(432)의 제 1 입력에 연결된다. AND 게이트(432)의 제 2 입력은 클리어 신호 CLR에 연결되며, 그의 출력은 멀티플렉서(434)의 제 1 입력에 연결된다. 멀티플렉서(434)의 출력은 지연기 (436)에 연결된다. 지연기(436)의 출력은 멀티플렉서(430, 434)의 제 2 입력단과 출력 멀티플렉서(470)의 제 2 입력단에 연결된다.Similarly, the output of
한편, 신호 HOLD 와 신호 INITIAL는 2-입력 AND 게이트(410)에 연결된다. AND 게이트(410)의 출력은 인버터(412)를 통하여 멀티플렉서(414)의 제어 신호 입력단에 연결된다. 멀티플렉서(414)의 출력은 지연기(416)에 연결되고, 지연기(416)의 출력은 멀티플렉서(414)의 제 2 입력단과 인버터(418)에 연결되며, 인버터(418)의 출력은 멀티플렉서(414)의 제 1 입력단에 연결되며, 멀티플렉서(420, 430, 470)의 제어 신호로서 사용된다.Meanwhile, the signal HOLD and the signal INITIAL are connected to the two-input AND
그 동작에 있어서, HOLD 신호에 따라 감산기(350)로부터 제공되는 차이 평가량 신호 DEM을 HOLD 신호에 따라 지연시킴으로써 비동기식 신호 검출 시스템에서 지연된 심볼 클럭을 1 주기만큼 보상해준다.In this operation, the delayed symbol clock is compensated for one cycle in the asynchronous signal detection system by delaying the difference evaluation signal DEM provided from the
이제 도 8를 참조하면, 생존 경로 결정기(500)의 상세 구성도가 도시된다. 도시된바와같이, 생존 경로 결정기(500)는 생존 경로 선택 모듈(510)과 판정 신호 발생부(560)을 구비한다.Referring now to FIG. 8, a detailed schematic diagram of survival path determiner 500 is shown. As shown, the survival path determiner 500 includes a survival
생존 경로 선택 모듈(510)은 제 1 및 제 2 상태의 생존 경로를 결정하는 다단의 생존 경로 저장/갱신부(420, 430, 440)를 포함한다. 각각의 생존 경로 저장/갱신부(420, 430, 440)는 제 1 상태의 생존 경로를 결정하는 멀티플렉서(421), (431), (441) 및 경로 메모리(423), (433), (443)와 제 2 상태의 생존 경로를 결정하는 2-입력 멀티플렉서(422), (432), (442) 및 경로 메모리(425), (434), (444)를 포함한다. 또한, 생존 경로 선택 모듈(510)은 제 1 상태의 경로 메모리(423, 433, 443)의 출력에 각기 연결된 경로 메모리(425, 435, 445)와 제 2 상태의 경로 메모리(425, 434, 444)의 출력에 각기 연결된 경로 메모리(426, 436, 446)를 더 포함함으로써 경로 메모리 쌍을 구성한다.The survival
부분 응답 IV 의 경우, 짝수와 홀수 번째 부호열은 각기 짝수와 홀수번째 부호열에 의해서만 영향을 받으므로 따로 나누어 각각 비터비 알고리즘에 따라 동작하고 최종적으로 멀티플렉서에의해 합쳐지게 된다. 따라서, 제 1 상태의 경로 메모리 쌍(423, 425), (433, 435), (443, 445)와 제 2 상태의 경로 메모리 쌍(424, 426), (434, 436), (444, 446)내 각각의 경로 메모리는 짝수와 홀수를 하나의 멀티플렉서를 사용함으로써 게이트 수를 줄일수있다. 본 발명의 장점은 이와같이 경로 메모리쌍을 사용하여 짝수와 홀수번째 신호의 생존 경로를 교번적으로 저장 및 갱신하는데 사용되며, 이들 메모리 쌍은 하나의 시프트 레지스터로서 구성될 수도 있다.In the case of partial response IV, even- and odd-numbered code strings are affected only by even- and odd-numbered code strings, respectively, so that they are divided according to the Viterbi algorithm and finally combined by the multiplexer. Thus, path memory pairs 423, 425, 433, 435, 443, 445 in the first state and path memory pairs 424, 426, 434, 436, 444, 446 in the second state. Each path memory in i) can reduce the number of gates by using an even and odd multiplexer. The advantage of the present invention is thus used to alternately store and update the surviving paths of even and odd signals using path memory pairs, which may be configured as one shift register.
생존 경로 선택 모듈(510)내에서 제 1 상태의 생존 경로를 선택하는 각각의 멀티플렉서(421, 431, 441)의 제어 단자는 오류 메트릭 생성부(330)로부터 라인(352)을 통해 제공된 선택 신호 SS1에 연결되어있으며, 2-입력 멀티플렉서(421)의 입력은 제 1 상태의 신호 0와 -2를 제공하는 신호원에 연결되고, 2-입력 멀티플렉서(431)의 입력은 경로 메모리(425, 426)의 출력에 연결되고, 2-입력 멀티플렉서(441)의 입력은 경로 메모리(435, 436)의 출력에 연결되는 방식으로 구성되어있다. 마찬가지로, 생존 경로 선택 모듈(510)내에서 제 2 상태의 생존 경로를 선택하는 각각의 멀티플렉서(422, 432, 442)의 제어 단자는 비교부(330)로부터 라인(354)을 통해 제공된 선택 신호 SS2에 연결되어있으며, 2-입력 멀티플렉서(422)의 입력은 제 2 상태의 신호 0와 +2를 제공하는 신호원에 연결되고, 2-입력 멀티플렉서(432)의 입력은 경로 메모리(426, 425)의 출력에 연결되고, 2-입력 멀티플렉서(442)의 입력은 경로 메모리(436, 435)의 출력에 연결되는 방식으로 구성되어있다.The control terminal of each of the
최종단의 생존 경로 저장/갱신부(440)의 경로 메모리(445, 446)의 출력은 멀티플렉서(440)의 입력에 연결되며, 멀티플렉서(450)의 제어 신호 입력단은 라인(370)을 통하여 부호 비트 검출부(360)의 출력에 연결된다.The output of the
부호 비트 검출기(360)는 차이 평가량 DEM 의 크기를 부호(sign)로서 판단하는 기능을 수행한다. 달리 말해서, 2의 보수 값으로 출력되는 데이터는 데이터의 MSB 가 &quot;1&quot;이면, 음수이고, &quot;0&quot;이면 양수이다. 즉, 차이 평가량 DEM 이 0 보다 크면, 부호 비트 검출기(360)는 부호 비트로서 0을 출력하며, 차이 평가량 DEM 이 0 보다 작으면, 부호 비트 검출기(360)는 부호 비트로서 1을 출력한다. 이 부호 비트는 라인(358)을 통하여 멀티플렉서(450)를 제어하는 선택 제어 신호로서 제공된다.The
생존 경로 선택 모듈(500)의 동작을, 예를 들어, 헤드 드럼으로부터 홀수번째 재생되는 신호에 대하여 설명하면 다음과 같다.The operation of the survival
도 10A에서, 생존 경로 결정기(500)에의해 생성된 상태도가 도시된다. 이 도면에서 알 수 있는 바와같이, 생존 경로 결정기(500)에 의해 매 심볼 타임에서 생성된 선택신호 SS1 및 SS2 는 하기 표와 같다.In FIG. 10A, a state diagram generated by survival path determiner 500 is shown. As can be seen in this figure, the selection signals SS1 and SS2 generated at each symbol time by the survival path determiner 500 are shown in the following table.
이와 같이 생존 경로는 경로 메모리를 통하여 이어지지않는 경로는 삭제되면서 수렴되어가며, 도 10B에서는 점선의 경로가 생존하고 실선의 경로가 삭제된 결과를 도시한다. 생존 경로의 삭제는 두 개의 경로 메모리에 생존된 값만으로 채워지는 것을 의미한다.As such, the survival path converges while the path that does not lead through the path memory is deleted. In FIG. 10B, the path of the dotted line survives and the path of the solid line is deleted. Deleting a survival path means that two path memories are filled with only surviving values.
상술한바와 마찬가지로 헤드 드럼으로부터 짝수번째 재생되는 신호에 대하여도 동일한 동작이 실행되며 그에 대한 상세한 설명은 생략된다.As described above, the same operation is performed on the even-numbered signal reproduced from the head drum, and detailed description thereof is omitted.
결과적으로, 멀티플렉서(450)는 제 1 및 제 2 상태의 경로 메모리(445, 446)로부터 제공된 생존 코드 값 (±2, 0)을 부호 비트 검출기(370)로부터의 제어 신호에 따라 선택적으로 &quot;±2&quot;는 1 로서 &quot;0&quot;는 &quot;0&quot; 로서 출력함으로써 검출된 비트를 출력하게된다.As a result, the
한편, 생존 신호 출력부(560)에서, 멀티플렉서(462)의 출력은 지연기(464)에 연결되며, 지연기(464)의 출력은 멀티플렉서(466)에 연결되며, 멀티플렉서(466)의 출력은 지연기(467)에 연결된다. 멀티플렉서(462) 및 (466)는 라인(358)을 통해 제공된 제어 신호 HOLD 에 의해 제어된다.On the other hand, in the survival
경로 메모리 (423, 424)의 출력은 멀티플렉서(470)에 연결되고, 경로 메모리 (425, 426)의 출력은 멀티플렉서(480)에 연결되고, 경로 메모리 (433, 434)의 출력은 멀티플렉서(490)에 연결된다. 멀티플렉서(470) 및 (490)는 지연기(464)의 출력에 의해 제어되며, 멀티플렉서(480)는 지연기(467)의 출력에 의해 제어되도록 구성된다.The output of the
멀티플렉서(470, 480, 490)의 출력은 각기 위상 검출부(70)(도 2 참조)에 제공된다.The outputs of the
이상 설명한 바와같이, 본 발명에 따라서 등화기를 보다 전비트 가산기의 구성이 아닌 보다 간단한 구성으로 설계하는 것이 가능해지며, 자기 채널로부터 재생된 신호로부터 소스 신호의 검출이 보다 정확해지는 장점이 제공된다.As described above, according to the present invention, it is possible to design the equalizer in a simpler configuration rather than in the configuration of a full bit adder, and the advantage of more accurate detection of the source signal from the signal reproduced from the magnetic channel is provided.
Claims (21)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970027171A KR100244768B1 (en) | 1997-06-25 | 1997-06-25 | Asynchronous partial responsive data detector of a digital magnetic recording/reproducing system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970027171A KR100244768B1 (en) | 1997-06-25 | 1997-06-25 | Asynchronous partial responsive data detector of a digital magnetic recording/reproducing system |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990003320A KR19990003320A (en) | 1999-01-15 |
KR100244768B1 true KR100244768B1 (en) | 2000-02-15 |
Family
ID=19511133
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970027171A KR100244768B1 (en) | 1997-06-25 | 1997-06-25 | Asynchronous partial responsive data detector of a digital magnetic recording/reproducing system |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100244768B1 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100419150B1 (en) * | 1999-08-24 | 2004-02-14 | 엘지전자 주식회사 | Test Appratus For Active/Standby U Link In Switching System |
-
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- 1997-06-25 KR KR1019970027171A patent/KR100244768B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR19990003320A (en) | 1999-01-15 |
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