JP2005012557A

JP2005012557A - Device and method for decoding signal, and reference voltage generating device

Info

Publication number: JP2005012557A
Application number: JP2003175222A
Authority: JP
Inventors: Shinichi Fukuda; 伸一福田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-06-19
Filing date: 2003-06-19
Publication date: 2005-01-13

Abstract

<P>PROBLEM TO BE SOLVED: To improve the error rate of a signal in maximum likelihood decoding. <P>SOLUTION: For a digital signal distorted by recording/ reproduction, or the like, it is considered that each pattern has its own way of distorting in continuous patterns, the pattern of the signal is sorted by logic circuits 31a-33g, the average of the signal for each sorted pattern is obtained by signal voltage average circuits 21a-23g, switching is made by selectors 41-43 according to the pattern for transmitting to a standard voltage calculation circuit 17, and a reference voltage is changed. A delay circuit 109c allows a signal to be decoded in the maximum likelihood decoding circuit of a subsequent stage to synchronize with the reference voltage. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、信号復号装置及び方法並びに基準電圧生成装置に関し、特に、入力信号のサンプル毎の信号電圧と各復号値に対応する目標信号電圧との誤差に基づいて元のディジタルデータを推定する最尤復号に適用される信号復号装置及び方法並びに基準電圧生成装置に関する。
【０００２】
【従来の技術】
一般に、ディジタル信号が記録再生系または伝送系等のチャネルを経由すると、チャネルの特性により波形が歪む。そのため信号の復号の際にはチャネルの特性をキャンセルする特性のフィルタ、いわゆる等化フィルタにより、信号の歪を取り除く処理、いわゆる等化処理が行われる。
【０００３】
もし、図１７に示すように、記録再生系または伝送系等のチャネル１２１の特性が信号によらず一定の周波数特性を示すような線形な歪だけを持つものであれば、チャネル１２１を経由することによって歪まされた信号は、チャネル特性と逆の特性をもつフィルタ（線形等化フィルタ）である等化回路１２２を通すことで歪が取り除かれた信号に補正される。すなわち、線形歪は全ての信号パターンに同じように作用しているので、チャネル特性をキャンセルしてナイキスト規準特性にする等化特性を有する等価回路１２２を通すことで補正できる。
【０００４】
しかし歪は線形なものだけではなく非線形なものも含まれる。非線形歪として、信号のパターンによってチャネルの特性が変化するように見えるものがある。
【０００５】
すなわち、図１８に示す例では、チャネル１２６が非線形の特性を有しており、この非線形特性を有するチャネル１２６を経由することにより生ずる非線形歪は信号パターンにより歪の生じ方が異なるので、等化回路１２７によって平均的チャネル特性をキャンセルするだけでは、パターン毎の歪は取り除けない。
【０００６】
図１９のＡ〜Ｇに非線形歪の例を示す。これは３値検出となるＰＲ４（パーシャルレスポンス、クラス４）の等化波形の実測例であり、約１６万サンプルのデータを１サンプル毎にデコードしようとするサンプルとその前後サンプル、計３サンプルの復号値パターンで分類し、平均を取ったものである。具体的には、あるサンプルの−１／０／１を判定する際に、その前後のサンプルの復号値に依存してその（中央）サンプルの−１／０／１となる電圧の平均値がずれていることがわかる。黒い横線はパターン分けしない全サンプルの平均電圧で、復号値０のレベルが０で復号値＋１と−１のレベルの絶対値が等しくなるように正負の平均をとったものである。
【０００７】
この図１９の例によると、最大２０％ほど、全体平均からずれているケースがある。例えば図１９のＡは前サンプル復号値が０で後サンプル復号値が−１のケースであるが、該当サンプル復号値が１と０の場合はマイナス方向に１２％ほど、−１の場合はプラス方向に２０％ほど動いており、結果として復号値０と−１の間隔が標準の６８％しかない。このパターンにおける誤り率は悪い。
【０００８】
この図１９に示す解析したデータにおいて、線形等化は精度の良い適応等化により十分になされており、この変動分はパターンに依存する非線形成分と考えてよい。例えば上述した図１９のＡのパターンは、前サンプルが０で後サンプルが−１であるから、上下（電圧）反転すると、前サンプルが０で後サンプルが１となり、左右（時間）反転すると前サンプルが−１で後サンプルが０となるが、復号値パターンでは、上下（電圧）反転（前サンプルが０で後サンプルが１）の場合に図１９のＥのパターン、左右（時間）反転（前サンプルが−１で後サンプルが０）の場合に図１９のＢのパターンとなり、それぞれ図１９のＡのパターンの上下反転パターン、左右反転パターンにはなっていないことが明らかである。これも歪が非線形であることを示している。
【０００９】
なお、これらのパターン依存歪は個体差がある。つまり装置個々により傾向が異なる。
【００１０】
例えば磁気記録再生系の場合、記録密度や記録再生の周波数が上昇するにつれ歪の問題は大きくなってきており、このような非線形歪を補正することが必要とされてきている。
【００１１】
また、特許文献２には、データパターンによる隣接ビット間の符号間干渉量の違いにより起こる信号波形の振幅低下の度合を、そのビット自体に補正を行うことができるデータ弁別回路が開示されている。
【００１２】
さらに、特許文献３には、上下非対称な交流アナログ信号の基準レベルの直流オフセット成分も考慮して補正を行い、正しい波形整形が可能は波形整形回路が開示されている。
【００１３】
【特許文献１】
特開平６−７７７６７号公報
【特許文献２】
特開平７−１１１０４２号公報
【特許文献３】
特開平８−２５５３０３号公報
【００１４】
【発明が解決しようとする課題】
ところで、上記特許文献１〜３に開示された技術においては、記録再生系の非線形特性により歪んだ信号波形を適応的に補正しているが、ビタビ復号器等の最尤復号回路により最尤復号を行わせる場合には、エラーレート低減のために必ずしも信号自体を補正することが最適なものであるとは限らない。また、復号のための検出基準値そのものが入力波形で変動することによる影響が回避できない。
【００１５】
本発明は、上述したような実情に鑑みてなされたものであり、ビタビ復号器等の最尤復号回路により最尤復号を行わせる場合に適用して好ましい基準電圧生成装置、並びにこの基準電圧生成を用いた信号復号装置及び方法の提供を目的とする。
【００１６】
【課題を解決するための手段】
本発明に係る誤り信号復号装置は、入力信号のサンプル毎の信号電圧と各復号値に対応する目標信号電圧との誤差に基づいて元のディジタルデータを推定する最尤復号回路と、上記入力信号に基づいて上記各復号値毎の目標信号電圧を生成して上記最尤復号回路に送る基準電圧生成回路部とを有し、上記基準電圧生成回路部は、上記入力信号から元のデジタルデータ列を仮に復号する仮復号手段と、信号列のうちの処理対象となる中央サンプルの（仮復号による）復号値とその前後複数サンプルの復号値の組合せパターンの種類数だけ設けられ、各パターン毎に中央サンプルの復号値に対応する信号の平均電圧を計算する第１の信号電圧平均手段と、各復号値に対応する信号の上記パターンによらない平均電圧を計算する第２の信号電圧平均手段と、上記第１の信号電圧平均手段の出力の各パターン毎の中央サンプルの復号値に対応する信号の平均信号電圧が入力され、各パターンに応じた平均信号電圧を選択して出力する選択手段と、上記入力信号のエンベロープを検出して各復号値毎の信号電圧を出力するエンベロープ検出手段と、上記エンベロープ検出手段からの出力と、上記第２の信号電圧平均手段からの出力と、上記選択手段からの出力とが入力され、エンベロープ電圧の変化に応じかつパターン毎の誤差を補正した信号の検出電圧標準値を計算し、復号値毎に目標信号電圧を出力する標準電圧計算手段とを備えてなることにより、上述の課題を解決する。
【００１７】
ここで、上記基準電圧生成回路部での処理時間に等しい遅延時間を有し、上記入力信号を遅延して上記最尤復号回路に送り、上記基準電圧生成回路部からの目標信号電圧の出力タイミングに合わせるための遅延手段を有することが挙げられる。
【００１８】
また、上記第１、第２の信号電圧平均手段として、ＩＩＲ型ローパスフィルタを用いることが好ましい。この場合、上記第１の信号電圧平均手段の平均化時定数と上記第２の信号電圧平均手段の平均化時定数とを等しくとることが挙げられ、また、上記エンベロープ検出手段の平均化時定数が、上記第２の信号電圧平均手段の平均化時定数の１／１０以下とすることが好ましい。
【００１９】
上記中央サンプル及びその前後のサンプルを含む連続するＮサンプル（Ｎは３以上の整数）からなるＮサンプルの復号値で上記パターン分けをすることが挙げられる。また、上記中央サンプルと、その前後の奇数番目のサンプルとからなるＮサンプルの復号値で上記パターン分けをすることが挙げられる。
【００２０】
上記入力信号は、ＰＲ（パーシャルレスポンス）等化波形信号であり、上記第１の信号電圧平均手段は、上記Ｎサンプルの復号値の組合せパターンのうちパターンが存在しないものについて、中央サンプルの復号値が同じパターンの中から最も近似したパターンを用いることが挙げられる。又は、上記入力信号は、ＰＲ（パーシャルレスポンス）等化波形信号であり、上記第１の信号電圧平均手段は、上記Ｎサンプルの復号値の組合せパターンのうちパターンが存在しないものの平均電圧として、上記第２の信号電圧平均手段からの中央サンプルの復号値が同じ平均電圧を用いることが挙げられる。
【００２１】
本発明に係る信号復号方法は、入力信号のサンプル毎の信号電圧と各復号値に対応する目標信号電圧との誤差に基づいて元のディジタルデータを推定する最尤復号工程と、上記入力信号に基づいて上記各復号値毎の目標信号電圧を生成して上記最尤復号回路に送る基準電圧生成工程とを有し、上記基準電圧生成工程は、上記入力信号から元のデジタルデータ列を仮に復号する仮復号工程と、信号列のうちの処理対象となる中央サンプルの復号値とその前後複数サンプルの復号値の組合せパターンの種類数だけ設けられ、各パターン毎に中央サンプルの復号値に対応する信号の平均電圧を計算する第１の信号電圧平均工程と、各復号値に対応する信号の上記パターンによらない平均電圧を計算する第２の信号電圧平均工程と、上記第１の信号電圧平均工程の出力の各パターン毎の中央サンプルの復号値に対応する信号の平均信号電圧が入力され、各パターンに応じた平均信号電圧を選択して出力する選択工程と、上記入力信号のエンベロープを検出して各復号値毎の信号電圧を出力するエンベロープ検出工程と、上記エンベロープ検出工程の出力と、上記第２の信号電圧平均工程の出力と、上記選択工程の出力とが入力され、エンベロープ電圧の変化に応じかつパターン毎の誤差を補正した信号の検出電圧標準値を計算し、復号値毎に目標信号電圧を出力する標準電圧計算工程とを備えてなることにより、上述の課題を解決する。
【００２２】
さらに、本発明に係る基準電圧生成装置は、入力信号のサンプル毎の信号電圧と各復号値に対応する目標信号電圧との誤差に基づいて元のディジタルデータを推定する最尤復号回路の前段に設けられ、上記入力信号に基づいて上記各復号値毎の目標信号電圧を生成して上記最尤復号回路に送る基準電圧生成装置であって、上記入力信号から元のデジタルデータ列を仮に復号する仮復号手段と、信号列のうちの処理対象となる中央サンプルの復号値とその前後複数サンプルの復号値の組合せパターンの種類数だけ設けられ、各パターン毎に中央サンプルの復号値に対応する信号の平均電圧を計算する第１の信号電圧平均手段と、各復号値に対応する信号の上記パターンによらない平均電圧を計算する第２の信号電圧平均手段と、上記第１の信号電圧平均手段の出力の各パターン毎の中央サンプルの復号値に対応する信号の平均信号電圧が入力され、各パターンに応じた平均信号電圧を選択して出力する選択手段と、上記入力信号のエンベロープを検出して各復号値毎の信号電圧を出力するエンベロープ検出手段と、上記エンベロープ検出手段からの出力と、上記第２の信号電圧平均手段からの出力と、上記選択手段からの出力とが入力され、エンベロープ電圧の変化に応じかつパターン毎の誤差を補正した信号の検出電圧標準値を計算し、復号値毎に目標信号電圧を出力する標準電圧計算手段とを有してなることにより、上述の課題を解決する。
【００２３】
ここで、本願発明は、チャネル（記録再生または伝送系）を経由したために歪が加わったデジタル信号から、元のデジタルデータを推定する軟判定復号回路の前段に付加する回路であって、入力信号から元のデジタルデータ列を推定する復号回路を持ち、各復号値各々における信号の平均電圧を計算する信号電圧平均回路を持ち、信号列のうち歪を補正しようとするサンプルの復号値とその前後複数サンプルの復号値の組合せ（パターン）の種類だけ各パターン専用の信号電圧平均回路を持ち、その出力の各パターンの平均信号電圧が、復号値の種類だけの個数のセレクタのうち、パターンの中央復号値に該当するセレクタに接続され、セレクタで中央復号値以外の復号値パターンと一致したパターンの平均信号電圧が選ばれ、これらの信号に加え、パターンに関係ない復号値毎の信号電圧平均回路出力と、各復号値毎の信号平均電圧を信号電圧平均回路よりも信号電圧の変化に素早く対応するエンベロープ検出回路出力とが、標準電圧計算回路に入力され、その回路でエンベロープ電圧の変化に応じ、かつパターン毎の誤差も補正した、信号の検出電圧標準値を計算し、復号値毎に出力され、検出電圧標準値と同期するように遅延回路で遅延を調整された信号とともに、基準電圧と信号電圧として後段の最尤復号回路に供給される。
【００２４】
【発明の実施の形態】
以下、本発明に係る信号復号装置及び方法並びに基準電圧生成装置の好ましい実施の形態について、図面を参照しながら説明する。
【００２５】
以下の本実施の形態においては、磁気記録再生系への適用例について説明するが、本発明はこれに限定されるものではなく、種々の信号記録再生系や信号伝送系にも適用可能であることは勿論である。
【００２６】
磁気記録再生において、記録密度や記録再生周波数が高くなると、記録信号パターンの組合せで再生信号の歪み方が異なるような、一種の非線形歪が大きくなる。これは線形の等化器では等化できず、パターンによって等化器特性を変化させなくては対応できない。
【００２７】
一方、磁気記録再生等において、ビタビ復号、トレリス復号と呼ばれる最尤復号（検出）が知られている。この最尤復号（検出）は、信号電圧が、復号する各目標レベル（例えばＰＲ４等化波形の場合３値の復号レベルとなる）だったとしたら各々どのくらいの誤差になるかを計算し、それを連続した複数サンプルの遷移から最も誤差の総和（２乗和）が少ない遷移を選ぶことで、１サンプル毎に復号するのに比べ誤り率を大幅に改善する手法である。
【００２８】
これは信号と、復号値の種類分（ＰＲ４なら３）の目標レベルが必要である。例えば磁気記録の場合、メディアとヘッドの当りやメディア上の欠陥などのため再生レベルは変化している。そのため、目標値は再生レベルの変化を忠実に追う必要があり、この目標値の精度によって誤り率は異なってくる。
【００２９】
そこで、最尤復号の目標レベルを、再生レベルの変化に忠実なだけでなく、パターンによる信号電圧変化にもサンプル毎に合わせることが重要である。言いかえれば、波形の電圧誤差は、その前後の波形パターンに依存した傾向をもつことに目をつけ、パターンに応じそのパターンの誤差電圧を最尤復号の基準電圧とすることである。
【００３０】
図１は、本発明の実施の形態が適用されるディジタルＶＴＲ等の磁気記録再生装置の再生系の構成例を示すブロック回路図である。
【００３１】
この図１において、回転ドラムに設けられた磁気ヘッド１０１からの再生信号がヘッドアンプ１０２で増幅され、ロータリートランス１０３を介して前置等化器（プリイコライザ）１０５に送られる。ここで、磁気ヘッド１０１、ヘッドアンプ１０２、ロータリートランス１０３の一次コイル側がドラム内部に設けられている。前置等化器１０５はアナログ等化器であり、後段のＰＬＬ（位相ロックループ）回路１０６でクロック再生できる程度にアナログ等化処理が施される。ＰＬＬ回路１０６では再生信号のチャネルクロックＣＫが再生され、このチャネルクロックＣＫは、Ａ／Ｄ変換器１０７のみならず、これ以降のほぼ全ての回路ブロックに送られるが、図では省略している。Ａ／Ｄ変換器１０７では、前置等化器１０５からのアナログ信号を、ＰＬＬ回路１０６からのチャネルクロックＣＫによりサンプリング（チャネルクロックレートサンプリング）し、ディジタル信号に変換して、精度の高い適応等化器１０８に送っている。この適応等化器１０８では、上記前置等化器１０５よりも精緻な等化がなされるが、基本的には線形の等化である。適応等化器１０８からの出力信号は、再生されるべきチャネルクロックのタイミング毎に値を有するデジタル信号であり、必要な電圧分解能を持たせるため、例えば１つのサンプルが８ビットの１／０信号から成る信号などになっている。
【００３２】
この適応等化器１０８からの出力信号は、遅延回路１０９と、本発明の実施の形態の要部となる基準電圧生成回路１１０とに送られる。遅延回路１０９は、遅延時間が基準電圧生成回路１１０における処理時間に等しく設定されており、適応等化器１０８からの出力信号を、基準電圧生成回路１１０からの出力信号にタイミングを合わせて、ビタビ検出回路等の最尤復号回路１１２に入力させるためのものである。基準電圧生成回路１１０は、例えば後述する図３に示すような構成を有し、エンベロープ検出及びパターン別変化検出が行われ、エンベロープの変化に追従する応答性を持った最尤復号のための各目標レベルとなる信号基準レベルを出力して最尤復号回路１１２に送っている。
【００３３】
最尤復号回路１１２では、基準電圧生成回路１１０からの復号基準レベルに対する遅延回路１０９からの信号電圧の誤差を計算し、計算された誤差に基づいて、連続した複数サンプルの遷移から最も誤差の総和（２乗和）が少ない遷移を選ぶような、ビタビ復号、トレリス復号を行っている。最尤復号回路１１２からの再生データ（チャネルクロックレート）は、復調器１１３に送られて、例えば８／９変換等のデコード処理が施され、デコードされた再生データは、エラー訂正回路１１４に送られてエラー訂正処理が施される。
【００３４】
ここで、ビタビ復号（検出）の原理について、図２を参照しながら簡単に説明する。
【００３５】
図２のＡは記録データａ（ｉ）を示しており、この記録データａ（ｉ）に対して、パーシャルレスポンスＰＲ（１，−１）用のプリコード処理を施すことにより、図２のＢに示すような記録信号ｂ（ｉ）を得る。この記録信号ｂ（ｉ）は、
ｂ（ｉ）＝ｂ（ｉ−１）＋ａ（ｉ）
ただし、“＋”は排他的論理和
と表され、これはいわゆるＮＲＺＩ変調と同じ処理である。この記録信号ｂ（ｉ）を例えば磁気記録再生してＰＲ（１，−１）等化した信号ｃ（ｉ）は、検出点誤差がないような理想的な場合には、図２のＣのようになる。この等化信号ｃ（ｉ）のクロックタイミングでの値は、ｂ（ｉ）−ｂ（ｉ−１）であり、“１”，“０”，“−１”の３値をとる。また、状態遷移は図２のＤのようになる。この図２のＤに示す状態の“１”，“０”は、図２のＢの記録信号の波形レベルの“１”，“０”に相当しており、同じ状態を遷移するときの状態間の３値波形レベルは“０”、状態“１”から状態“０”に遷移する時の３値レベルは“−１”、状態“０”から状態“１”に遷移する時の３値レベルは“＋１”となる。
【００３６】
実際に記録再生（あるいは伝送）された信号を等化して得られる等化器出力信号は、チャネルの特性による波形の非線形歪を等化しきれないことから、例えば図２のＥのように波形歪が残存している場合がある。この図２のＥに示す等化器出力信号（３値波形レベル）としては、最初の点ａの波形レベルが“０．３”、次の点ｂの波形レベルが“−０．８”となった例を示している。図２のＦは、これに対応する状態遷移を示し、図２のＦの時刻ｔ０から時刻ｔ１の状態遷移が図２のＥの最初の点ａに対応し、図２のＦの時刻ｔ１から時刻ｔ２の状態遷移が図２のＥの次の点ｂに対する。なお、図２のＦにおいて、最終的に決定されたパスを太い実線で、ビタビ復号の際に比較されたパスを破線で示している。ここで、図２のＦの時刻ｔ０では、それまでの遷移等から状態“０”が確定しているものとする。
【００３７】
図２のＦの時刻ｔ０の状態“０”から時刻ｔ１に状態が遷移して、図２のＥの３値波形レベル“０．３”が得られたとき、時刻ｔ１の状態を“１”とすると、３値波形レベルは“１”になるべきであるから、“０．７”の誤差があることになる。同様に、時刻ｔ１の状態を“０”とすると、３値波形レベルは“０”になるべきであるから、“０．３”の誤差があることになる。ここまでの情報だけでは、状態“０”になるパスの方が誤差が小さいので、３値波形レベルは“０”と誤判断される虞がある。次に、時刻ｔ２に状態が遷移して、図２のＥの３値波形レベル“−０．８”が得られたとき、時刻ｔ０，ｔ１，ｔ２の各状態と誤差の和との関係を求めると、状態“０”→“１”→“１”のとき誤差の和は“１．５”、状態“０”→“０”→“１”のとき誤差の和は“２．１”となり、状態“０”→“１”→“１”の遷移の方が誤差が少なくなる。また、状態“０”→“１”→“０”のとき誤差の和は“０．９”、状態“０”→“０”→“０”のとき誤差の和は“１．１”となり、状態“０”→“１”→“０”の遷移の方が誤差が少なくなる。これらのことから、時刻ｔ１での状態は“１”の方がより確からしいことになり、最終的に“１”に確定される。なお、この時点では、時刻ｔ２の状態がまだ確定できないが、これ以降の状態遷移に対応する３値波形レベルに基づき誤差の和を計算することにより、時刻ｔ２以降の状態についても同様に確定していくことができる。具体的には、時刻ｔ２の状態は“０”に確定するが、この場合、時刻ｔ０，ｔ１，ｔ２の各状態については、状態“０”→“１”→“０”のパスと、状態“０”→“０”→“０”のパスとが比較され、状態“０”→“１”→“０”のパスが選択されたことになる。図２のＦでは、上述のような処理により、最終的に決定されたパスを太い実線で、ビタビ復号の際に比較されたパスを破線で示している。
【００３８】
ところで、このようなビタビ復号（検出）等の最尤復号の際に、等化されて得られた実際の波形レベルを見ると、前述した図１９のように、パターンによって信号電圧の変化が異なっている。
【００３９】
そこで、前記図１９と共に説明したように、信号を、復号したパターンによって分類し、各々のパターン毎にパターンの中央サンプルの電圧を平均することで、前後のパターンによって変化させられたそのサンプルの電圧の平均値が求まる。図１９の各図で３本の水平な直線は、各復号値（１／０／−１）の目標となるべき値であるが、これを目標値として後段の最尤復号器に送るよりは、パターンに応じた平均値をサンプル毎に切り換えながら送ったほうがよいことは明らかである。これが信号のエラーレートを改善する原理である。これを実現するための具体的な構成例について、以下説明する。
【００４０】
図３は、上記図１の基準電圧生成回路１１０として使用可能な本発明の実施の形態の要部となる構成を示すブロック回路図である。
【００４１】
この図３において、入力端子１１には、上記図１の適応等化器１０８からの等化出力信号が供給され、復号回路１２及び遅延回路１０９ａに送られる。遅延回路１０９ａは、これに直列に接続された遅延回路１０９ｂ、１０９ｃと共に、上記図１の遅延回路１０９を構成するものであり、遅延回路１０９ｃからの出力信号が上記図１の最尤復号回路１１２に送られる。
【００４２】
復号回路１２では、入力された等化信号の各サンプルがどの復号値に属するかを知る。この復号回路１２の出力は最終的な系全体の復号出力でなく、本発明の実施の形態の歪補正のための回路内部だけで使われる仮復号である。当然出力にはある程度の復号誤りが含まれる。復号回路１２には入出力間で遅延が何ビットか生じることから、復号出力と同期した信号を得るために、遅延回路１０９ａにより、信号を復号回路と同じだけ遅らせている。
【００４３】
こうやって得られた復号データ列から、パターンを知るために、パターンの長さマイナス１の個数（図３の例では２個）のシフトレジスタ（１サンプル遅延回路）１３、１４が設けられており、これらのシフトレジスタ１３、１４からの出力と、復号出力すなわちシフトレジスタ入力とで、パターン数個の復号データを得ることができる。遅延回路１０９ｂは、パターンの中央サンプルに同期する信号を得るために信号を遅延させるものである。図３では、復号出力すなわちシフトレジスタ入力をｄ_−１、シフトレジスタ１３からの出力をｄ_０、シフトレジスタ１４からの出力をｄ_１としている。
【００４４】
ここで、図３の実施の形態では、例えばＰＲ４等化波形の３サンプルパターン分けを用いた例を示している。ＰＲ４の復号値は１／０／−１の３値であるが連続して取りえない組合せもあるのでパターン総数は２１通りとなる。すなわち、３値レベルの３サンプルの組合せパターンは、単純には３^３＝２７通りであるが、上記図２と共に説明したＰＲ（パーシャルレスポンス）等化信号波形には、例えば（０，０，０）や（１，１，１）等の組合せが存在しないことから、等化波形信号の３サンプルの現実の組合せパターンは、図４に示すように、２１通りとなっている。この図４から明らかなように、２１通りのパターンの内訳は、中央サンプルの復号値が“−１”の７パターン、中央サンプルの復号値が“０”の７パターン、中央サンプルの復号値が“１”の７パターンである。図４では中央サンプル復号値１／０／−１のどのケースでも、同じ前後の復号値の組合せが存在しているので、前後の復号値の組合せに対し、常に中央復号値１／０／−１の平均信号電圧が存在する。
【００４５】
図３において、上述したような複数サンプルのパターン別に、各々の中央サンプル信号電圧（遅延回路１０９ｂからの等化出力信号電圧）を平均し蓄える回路をパターン数だけ設けている。すなわち、中央サンプルの復号値が“１”の場合の７パターンにそれぞれ対応する信号電圧平均回路２１ａ〜２１ｇ、中央サンプルの復号値が“０”の場合の７パターンにそれぞれに対応する信号電圧平均回路２２ａ〜２２ｇ、及び中央サンプルの復号値が“−１”の場合の７パターンにそれぞれに対応する信号電圧平均回路２３ａ〜２３ｇの２１個の回路を設けている。これによって、前後サンプルがある復号値のとき、その間の中央サンプル平均電圧がいくらになるかわかる。上記各信号電圧平均回路２１ａ〜２１ｇ、２２ａ〜２２ｇ、２３ａ〜２３ｇを、それぞれのパターン毎に有効（イネーブル）とするために、上記３サンプルの復号出力ｄ_−１、ｄ_０、ｄ_１の論理演算を行う論理回路（一種のＡＮＤ回路）３１ａ〜３１ｇ、３２ａ〜３２ｇ、３３ａ〜３３ｇが設けられている。すなわち、例えば論理回路３１ａは、ｄ₋１、ｄ_０、ｄ_１が（−１，１，０）のときアクティブとなるから、信号電圧平均回路２１ａが有効（イネーブル）となり、このときの遅延回路１０９ｂからの等化出力信号電圧を信号電圧平均回路２１ａが入力し、平均し蓄える。
【００４６】
同時に、前後のサンプルを参照しない信号電圧平均回路２４、２５、２６を、復号値の種類（レベル数３）だけ設けている。すなわち、中央サンプルの復号値が“０”の場合の全サンプルの信号電圧平均回路２５、及び中央サンプルの復号値が“−１”の場合の全サンプルの信号電圧平均回路２６である。これらの回路２４、２５、２６からの出力値により、パターン別平均値がどの程度ばらついているかがわかる。上記各信号電圧平均回路２４、２５、２６を中央サンプルの復号値毎に有効とするために、論理回路３４、３５、３６が設けられている。すなわち、例えば中央サンプルの復号値ｄ_０が“１”のときには論理回路３４がアクティブとなって、信号電圧平均回路２４が有効（イネーブル）となり、このときの遅延回路１０９ｂからの等化出力信号電圧を入力し、平均し蓄える。
【００４７】
ここで、上記信号電圧平均回路２１ａ〜２１ｇ、２２ａ〜２２ｇ、２３ａ〜２３ｇ、２４、２５、２６は、複数サンプル（Ｎサンプル）の信号電圧の平均をとる回路であり、ＩＩＲ型ＬＰＦ（ローパスフィルタ）やＦＩＲ型ＬＰＦ等を用いることができる。ＩＩＲ型ＬＰＦの場合の構成例を図５に示す。この図５において、入力端子５１には、例えば図３の遅延回路１０９ｂからの等化出力信号電圧が入力され、１／Ｎ乗算器（減衰器あるいは割算器）５２で１／Ｎ倍され、加算器５３に送られて、出力端子５４より取り出される。加算器５３からの出力は、１サンプル遅延回路５５を介して（Ｎ−１）／Ｎ乗算器５６に送られて（Ｎ−１）／Ｎ倍され、加算器５３に送られる。例えば１６サンプル（Ｎ＝１６）の信号電圧の平均をとる場合には、１／Ｎ乗算器５２を１／１６乗算器、（Ｎ−１）／Ｎ乗算器５６を１５／１６乗算器とすればよい。
【００４８】
パターン別の信号電圧平均回路２１ａ〜２１ｇ、２２ａ〜２２ｇ、２３ａ〜２３ｇからの各パターン別平均信号電圧は、中央サンプルの復号値毎に設けられたセレクタ４１、４２、４３に入力される。このセレクタ４１、４２、４３ではシフトレジスタ１３からの中央サンプルの復号値ｄ_０が、どのパターンに属しているかが、中央以外の復号値をセレクト信号として選ばれる。
【００４９】
また、信号のエンベロープ検出回路１６が設けられている。ここで作るエンベロープは復号値の種類だけの出力があり、仮復号の値で信号をより分け、各々の平均を計算する回路で、パターンによらない平均化回路である信号電圧平均回路２４、２５、２６と同じような形式の回路で実現できる。異なるのはエンベロープ検出回路１６の方が、敏感に信号レベルの変化に追従することである。エンベロープ検出回路１６は信号レベル（エンベロープ）の変化によく追従した最尤復号基準電圧を与えるということが目的であり、先の平均化回路はなるべく長い期間の平均を取りパターンによる信号電圧変化の信頼できる平均値を計算することが目的であるからである。
【００５０】
以上、エンベロープ検出１６からの出力と、信号電圧平均回路２４、２５、２６からの復号値毎の信号平均値と、信号電圧平均回路２１ａ〜２１ｇ、２２ａ〜２２ｇ、２３ａ〜２３ｇからのパターン毎の信号平均値について、３者各々復号値の種類分だけが標準電圧計算回路１７に入力される。標準電圧計算回路１７では、例えば次のような演算で標準電圧が計算される。
【００５１】
中央サンプルの復号値ｄ_０が“１”、“０”、“−１”となるときの等化器出力の平均電圧である信号電圧平均回路２４、２５、２６からの各出力電圧を、それぞれｘ（１）、ｘ（０）、ｘ（−１）とし、その属するパターンの平均電圧（セレクタ４１、４２、４３からの出力電圧）をｐ（１）、ｐ（０）、ｐ（−１）とし、エンベロープ検出１６からのエンベロープ電圧をｅ（１）、ｅ（０）、ｅ（−１）としとき、標準電圧計算回路１７からの出力の基準電圧ｙ（１）、ｙ（０）、ｙ（−１）は、
ｙ（１）＝（ｐ（１）−ｘ（０））／（ｘ（１）−ｘ（０））＊（ｅ（１）−ｅ（０））＋ｅ（０）
ｙ（０）＝ｐ（０）／｛（ｘ（１）−ｘ（−１））／２｝＊（ｅ（１）−ｅ（−１））／２＋ｅ（０）
ｙ（−１）＝（ｐ（−１）−ｘ（０））／（ｘ（−１）−ｘ（０））＊（ｅ（−１）−ｅ（０））＋ｅ（０）
のように表される。
【００５２】
これらの式は、例えばｙ（１）の式で説明すると、（ｐ（１）−ｘ（０））／（ｘ（１）−ｘ（０））で、パターン歪を含んだ平均電圧ｐ（１）は復号値０”と“１”の電圧差を１としたときのどのくらいの割合のところにあるかが求められ、それにｅ（１）−ｅ（０）をかけることで現在のエンベロープｅ（１）をｅ（０）を基準としてその割合だけ動かす。最後にｅ（０）を加えることで絶対電圧にしている。ｙ（０）とｙ（−１）も同様である。
【００５３】
この計算は、シフトレジスタ１３からの中央復号値ｄ_０におけるサンプルについての計算であり、それに対応する信号は図３の遅延回路１０９ｂからの出力ｓ_０である。ここで、信号電圧平均回路２４、２５、２６、２１ａ〜２１ｇ、２２ａ〜２２ｇ、２３ａ〜２３ｇや、エンベロープ検出回路１６と標準電圧計算回路１７により、上記シフトレジスタ１６からの中央サンプルの復号値ｄ_０のタイミングは遅延することを考慮し、等化器出力信号を標準電圧に同期させるために、遅延回路１０９ｃにより同じだけ信号を遅らせている。
【００５４】
このようにして得られた遅延回路１０９ｃからの出力信号及び標準電圧計算回路１７からの基準電圧ｙ（１）、ｙ（０）、ｙ（−１）を、図１の最尤復号回路１１２に送って、上述したようなビタビ復号（検出）等の最尤復号（検出）を行わせている。
【００５５】
以上説明した本発明の実施の形態によれば、最尤復号の目標レベルを、再生レベルの変化に忠実なだけでなく、パターンによる信号電圧変化にもサンプル毎に合わせているため、信号のエラーレートをより改善することができる。すなわち、再生あるいは受信波形の復号デジタルデータの誤り率が減少し、実際にエラーの数は１／２〜１／１０に減少した。
【００５６】
図３、図４と共に説明した実施の形態では、例としてＰＲ４等化波形の３サンプルパターン分けを示したが、本発明は、上記実施の形態のみに限定されるものではなく、例えば５サンプルのパターン分けに適用することも容易に実現可能である。
【００５７】
図６は、ＰＲ４波形等化の５サンプルのパターン分けの例を示している。この図６の例において、パターン総数は１０５通りある。この場合、中央サンプルの復号値によって２サンプル離れたところで取り得ない復号値が異なるため、中央サンプルの復号値以外の復号値が同じパターンでも、中央サンプルの復号値次第であったりなかったりする。例えばＰＲ４の復号値は、一つおいた隣同士で１が続くこと、−１が続くことはなく、１と−１だけに着目すると（間に０がなくてもまた何個入っていても）交互にあらわれるという性質がある。従って−１のサンプルから２サンプル離れたところが−１になることはないし、０のサンプルの２つ離れた両隣がともに１やともに−１になることもない。
【００５８】
この場合、図６の例を実現する回路は図３とほぼ同様に構成できるが、この場合の図３のセレクタ２４〜２６に相当するセレクタは、パターンによっては入力が存在しない。そこで図７のように、存在しないところに他のパターンを当てはめる。当てはめるのは、最も近いパターンとしている。
【００５９】
なお、図７では、各々２つのサンプルがｘで示されているが、１／０／−１の組合せで、各ｘの位置には、（−１，０），（−１，１），（０， −１），（０，０），（０，１），（１， −１），（１，０）の７通りが入る。すなわち、図７の１つのパターンにおける２つのｘの位置に上記７パターンが入ることから、図７の１つのパターンは７パターンを表していることになる。
【００６０】
図７の例を実現するセレクタ回路は、図８のようになる。この図８のセレクタ４４、４５、４６は、上記図３のセレクタ４１、４２、４３にそれぞれ対応するものであり、セレクタ４４からは中央サンプルの復号値が“１”の場合のパターン毎の平均電圧が、セレクタ４５からは中央サンプルの復号値が“０”の場合のパターン毎の平均電圧が、セレクタ４６からは中央サンプルの復号値が“−１”の場合のパターン毎の平均電圧がそれぞれ出力され、標準電圧計算回路（図３の１７に相当）に送られる。この図８において、理論上セレクタ入力が存在しないパターンについては、図７に従って代替のパターンの平均電圧を使う。
【００６１】
ところで、上記図７の例では、パターンが存在しないところに最も近いパターンを当てはめているが、図９に示すように、パターンが存在しないところには、パターンによらない各復号値毎の平均電圧（図３の信号電圧平均回路２４、２５、２６からの出力電圧）を用いるようにしてもよい。この図９に示す例を実現するセレクタ回路は、図１０のようになる。この図１０のセレクタ４７、４８、４９は、上記図３のセレクタ４１、４２、４３にそれぞれ対応するものであり、セレクタ４７からは中央サンプルの復号値が“１”の場合のパターン毎の平均電圧が、セレクタ４８からは中央サンプルの復号値が“０”の場合のパターン毎の平均電圧が、セレクタ４９からは中央サンプルの復号値が“−１”の場合のパターン毎の平均電圧がそれぞれ出力され、標準電圧計算回路（図３の１７に相当）に送られる。
【００６２】
次に、図１１は、本発明の実施の形態に用いられるサンプルパターンの他の例として、５サンプルパターンであるが、中央から±２サンプル目を使わず、±１サンプル目と±３サンプル目を使った例を示す。パターン総数は９３通りである。この図１１の例は、特にＰＲ４等化波形にメリットがある。すなわち、ＰＲ４は別の書き方をするとＰＲ（１，０，−１）と表され、２値の信号から２ビット先のサンプルと引算をして３値の信号にすることを意味している。一つおいた隣のサンプルと演算をするので、隣のサンプルに制限されることはない。つまりデータ列において偶数番目と奇数番目の系列は独立しており、系列間で例えば−１の次に−１が来ないなどの制限はない。そのため、パターンとして±１サンプル目と±３サンプル目を使えばそれらのサンプルは中央サンプルに干渉しない。この効果として、±１サンプル目と±３サンプル目からなるパターンによって中央サンプルは制限されず、図６にあったような中央サンプル復号値によってパターンがないということが起こらない。
【００６３】
次に、図１２〜１６は、本発明の実施の形態に用いられるサンプルパターンのさらに他の例を示している。すなわち、これらの図１２〜図１６には、７サンプルパターン分けの例を示しており、これも図６の連続５サンプルパターンと同様に、中央サンプル復号値次第で、存在しないパターンがある。これらの図１２〜図１６に示したパターンの例についても、上記図７〜図１０と共に説明した方法と同様な方法で実現することができる。
【００６４】
さらに、例えば、中央サンプル及び両隣のサンプルと、中央サンプルから前後３サンプル目（±３サンプル目）のサンプルと、中央サンプルから前後５サンプル目（±５サンプル目）のサンプルとからなる７サンプルパターンを用いることが挙げられる。一般的には、ｋを自然数（ｋ＝１，２，３，・・・）とするとき、中央サンプルと、中央サンプルから前後（２ｋ−１）サンプル目、すなわち中央サンプルから±（２ｋ−１）サンプル目のサンプルからなるパターンによって中央サンプルは制限されず、図６にあったような中央サンプル復号値によってパターンがないということが起こらない。
【００６５】
以上説明したような本発明の実施の形態によれば、再生あるいは受信波形の復号デジタルデータの誤り率が減少する。実際にエラーの数は１／２〜１／１０に減少した。
【００６６】
ここで、本願発明と従来のノンリニアキャンセラーとを比較すると、従来のノンリニアキャンセラーは、記録再生系の非線形特性により歪んだ信号波形を適応的に補正しており、また、検出基準値（エンベロープ値）の入力波形による変動を考慮していないのに対し、本願発明は、検出基準値（エンベロープ値）を補正しており、また、検出基準値が入力波形で変動（振幅が減ったり全体が上がったり）するのを捉えた上で、検出基準値に非線形補正をかけているため、より適切な補正が行え、再生あるいは受信波形の復号デジタルデータの誤り率をより低減することができる。
【００６７】
なお、本発明は、上述した実施の形態のみに限定されるものではなく、本発明の実施の形態においては磁気記録再生に適用した例について説明したが、この他の記録再生系や、信号伝送系にも本発明を適用できることは勿論である。
【００６８】
【発明の効果】
本発明は、入力信号のサンプル毎の信号電圧と各復号値に対応する目標信号電圧との誤差に基づいて元のディジタルデータを推定する最尤復号の際の各復号値毎の目標信号電圧を生成するために、入力信号から元のデジタルデータ列を仮に復号し、中央サンプルの復号値とその前後複数サンプルの復号値の組合せパターン毎に中央サンプルの復号値に対応する信号の平均電圧を計算し、各復号値に対応する信号の上記パターンによらない平均電圧を計算し、上記各パターン毎の中央サンプルの復号値に対応する信号の平均信号電圧が入力され、各パターンに応じた平均信号電圧を選択して出力し、上記入力信号のエンベロープを検出して各復号値毎の信号電圧を出力し、このエンベロープ検出出力と、上記各パターン毎の平均電圧と、上記選択された出力とが入力され、エンベロープ電圧の変化に応じかつパターン毎の誤差を補正した信号の検出電圧標準値を計算し、復号値毎に目標信号電圧を出力することにより、再生あるいは受信波形の復号デジタルデータの誤り率を減少させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態が適用されるディジタルＶＴＲ等の磁気記録再生装置の再生系の構成例を示すブロック回路図である。
【図２】ビタビ復号（検出）の原理を説明するためのタイミングチャートである。
【図３】図１の基準電圧生成回路１１０として使用可能な本発明の実施の形態の要部となる回路構成の一例を示すブロック回路図である。
【図４】ＰＲ４等化波形の３サンプルパターンの例を示す図である。
【図５】信号電圧平均回路として使用可能なＩＩＲ型ＬＰＦの場合の構成例を示すブロック回路図である。
【図６】ＰＲ４波形等化の５サンプルのパターン分けの例を示す図である。
【図７】ＰＲ４波形等化の５サンプルのパターン分けにおけるパターンが存在しないところに最も近いパターンを当てはめた例を示す図である。
【図８】図７のパターン分けの例を実現するセレクタ回路の構成例を示すブロック回路図である。
【図９】ＰＲ４波形等化の５サンプルのパターン分けにおけるパターンが存在しないところの電圧をパターンによらない各復号値毎の平均電圧とした例を示す図である。
【図１０】図９のパターン分けの例を実現するセレクタ回路の構成例を示すブロック回路図である。
【図１１】ＰＲ４波形等化のサンプルパターンの中央から±１サンプル目と±３サンプル目を使った５サンプルのパターン分けの例を示す図である。
【図１２】７サンプルパターン分けの例の第１の部分を示す図である。
【図１３】７サンプルパターン分けの例の第２の部分を示す図である。
【図１４】７サンプルパターン分けの例の第３の部分を示す図である。
【図１５】７サンプルパターン分けの例の第４の部分を示す図である。
【図１６】７サンプルパターン分けの例の第５の部分を示す図である。
【図１７】線形な歪だけを持つ記録再生系または伝送系等のチャネルを経由した信号の波形等化を説明するための図である。
【図１８】非線形歪を持つ記録再生系または伝送系等のチャネルを経由した信号の波形等化を説明するための図である。
【図１９】３値検出となるＰＲ４（パーシャルレスポンス、クラス４）の等化波形の実測例における非線形歪を示す図である。
【符号の説明】
１復号回路、１３，１４１サンプル遅延回路、１６エンベロープ検出回路、１７標準電圧計算回路、２１ａ〜２３ｇ，２４〜２６信号電圧平均回路、３１ａ〜３３ｇ，３４〜３６論理回路、４１〜４９セレクタ、１０８適応等化回路、１０９，１０９ａ〜１０９ｃ遅延回路、１１０基準電圧生成回路、１１２最尤復号回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a signal decoding apparatus and method, and a reference voltage generation apparatus, and more particularly, to estimate original digital data based on an error between a signal voltage for each sample of an input signal and a target signal voltage corresponding to each decoded value. The present invention relates to a signal decoding apparatus and method applied to likelihood decoding, and a reference voltage generation apparatus.
[0002]
[Prior art]
In general, when a digital signal passes through a channel such as a recording / reproducing system or a transmission system, the waveform is distorted due to the characteristics of the channel. Therefore, when decoding a signal, processing for removing distortion of the signal, so-called equalization processing, is performed by a filter having a characteristic for canceling channel characteristics, a so-called equalization filter.
[0003]
As shown in FIG. 17, if the characteristics of the channel 121 such as the recording / reproducing system or the transmission system have only a linear distortion that shows a constant frequency characteristic regardless of the signal, the channel 121 passes through. The signal distorted by this is corrected to a signal from which distortion has been removed by passing through an equalization circuit 122 which is a filter (linear equalization filter) having characteristics opposite to the channel characteristics. That is, since the linear distortion acts in the same manner on all signal patterns, it can be corrected by passing through an equivalent circuit 122 having an equalizing characteristic that cancels the channel characteristic and makes it a Nyquist criterion characteristic.
[0004]
However, distortion is not only linear but also nonlinear. Some nonlinear distortions appear to change channel characteristics depending on the signal pattern.
[0005]
That is, in the example shown in FIG. 18, the channel 126 has a non-linear characteristic, and the non-linear distortion caused by passing through the channel 126 having this non-linear characteristic differs depending on the signal pattern. By simply canceling the average channel characteristic by the circuit 127, distortion for each pattern cannot be removed.
[0006]
Examples of nonlinear distortion are shown in FIGS. This is an actual measurement example of the PR4 (partial response, class 4) equalization waveform for ternary detection. About 160,000 samples of data to be decoded for each sample, the samples before and after that sample, a total of 3 samples The values are classified by the decoded value pattern and averaged. Specifically, when determining −1/0/1 of a certain sample, the average value of the voltage that becomes −1/0/1 of the (center) sample depends on the decoded value of the previous and subsequent samples. You can see that it is shifted. The black horizontal line is the average voltage of all the samples that are not divided into patterns, and the average of the positive and negative values is taken so that the level of the decoded value 0 is 0 and the absolute values of the decoded values +1 and −1 are equal.
[0007]
According to the example of FIG. 19, there is a case where the maximum average deviation is 20%. For example, A in FIG. 19 is a case where the previous sample decoded value is 0 and the subsequent sample decoded value is −1. When the corresponding sample decoded value is 1 and 0, about 12% in the negative direction, and when it is −1, As a result, the distance between the decoded values 0 and -1 is only 68% of the standard. The error rate in this pattern is bad.
[0008]
In the analyzed data shown in FIG. 19, the linear equalization is sufficiently performed by the accurate adaptive equalization, and this variation may be considered as a non-linear component depending on the pattern. For example, in the pattern of FIG. 19A described above, since the previous sample is 0 and the subsequent sample is −1, when the vertical (voltage) inversion is performed, the previous sample is 0 and the subsequent sample is 1, and when the left and right (time) is inverted, the previous sample is the front. Although the sample is -1 and the subsequent sample is 0, in the decoded value pattern, in the case of up / down (voltage) inversion (the previous sample is 0 and the rear sample is 1), the pattern E in FIG. When the previous sample is -1 and the subsequent sample is 0), the pattern of FIG. 19B is obtained, and it is clear that the pattern of FIG. This also indicates that the distortion is nonlinear.
[0009]
These pattern-dependent distortions have individual differences. In other words, the tendency varies depending on each device.
[0010]
For example, in the case of a magnetic recording / reproducing system, the problem of distortion increases as the recording density and recording / reproducing frequency increase, and it is necessary to correct such nonlinear distortion.
[0011]
Further, Patent Document 2 discloses a data discriminating circuit capable of correcting the degree of a decrease in amplitude of a signal waveform caused by a difference in the amount of intersymbol interference between adjacent bits due to a data pattern to the bit itself. .
[0012]
Further, Patent Document 3 discloses a waveform shaping circuit that performs correction in consideration of a DC offset component of a reference level of an AC analog signal that is asymmetrical in the vertical direction and enables correct waveform shaping.
[0013]
[Patent Document 1]
JP-A-6-77767
[Patent Document 2]
JP 7-1111042 A
[Patent Document 3]
JP-A-8-255303
[0014]
[Problems to be solved by the invention]
By the way, in the techniques disclosed in Patent Documents 1 to 3, the signal waveform distorted due to the nonlinear characteristic of the recording / reproducing system is adaptively corrected. However, the maximum likelihood decoding is performed by a maximum likelihood decoding circuit such as a Viterbi decoder. When performing the above, it is not always optimal to correct the signal itself in order to reduce the error rate. Further, it is impossible to avoid the influence caused by fluctuation of the detection reference value itself for decoding with the input waveform.
[0015]
The present invention has been made in view of the above situation, and is preferably applied to a case where maximum likelihood decoding is performed by a maximum likelihood decoding circuit such as a Viterbi decoder, and the reference voltage generation. It is an object of the present invention to provide a signal decoding apparatus and method using the.
[0016]
[Means for Solving the Problems]
An error signal decoding apparatus according to the present invention includes a maximum likelihood decoding circuit that estimates original digital data based on an error between a signal voltage for each sample of an input signal and a target signal voltage corresponding to each decoded value, and the input signal A reference voltage generation circuit unit that generates a target signal voltage for each decoded value based on the signal and sends the target signal voltage to the maximum likelihood decoding circuit. The reference voltage generation circuit unit generates an original digital data string from the input signal. Provisional decoding means for provisionally decoding, the number of types of combination patterns of the decoded value of the central sample to be processed (by provisional decoding) in the signal sequence and the decoded values of a plurality of samples before and after that are provided for each pattern First signal voltage averaging means for calculating an average voltage of a signal corresponding to the decoded value of the central sample, and a second signal voltage average for calculating an average voltage not depending on the pattern of the signal corresponding to each decoded value And an average signal voltage of the signal corresponding to the decoded value of the central sample for each pattern of the output of the first signal voltage averaging means, and a selection for selecting and outputting the average signal voltage corresponding to each pattern Means, an envelope detection means for detecting an envelope of the input signal and outputting a signal voltage for each decoded value, an output from the envelope detection means, an output from the second signal voltage averaging means, An output from the selection means, and a standard voltage calculation means for calculating a detection voltage standard value of a signal in accordance with a change in envelope voltage and correcting an error for each pattern, and outputting a target signal voltage for each decoded value; By providing, the above-described problems are solved.
[0017]
Here, it has a delay time equal to the processing time in the reference voltage generation circuit unit, delays the input signal, sends it to the maximum likelihood decoding circuit, and outputs the target signal voltage from the reference voltage generation circuit unit For example, having delay means for adjusting to the above.
[0018]
It is preferable to use an IIR low-pass filter as the first and second signal voltage averaging means. In this case, the averaging time constant of the first signal voltage averaging means and the averaging time constant of the second signal voltage averaging means can be set equal, and the averaging time constant of the envelope detection means can be mentioned. Is preferably 1/10 or less of the averaging time constant of the second signal voltage averaging means.
[0019]
For example, the pattern division may be performed using a decoded value of N samples including N samples (N is an integer of 3 or more) including the central sample and samples before and after the central sample. Further, the pattern division may be performed using a decoded value of N samples including the central sample and odd-numbered samples before and after the central sample.
[0020]
The input signal is a PR (partial response) equalized waveform signal, and the first signal voltage averaging means calculates a decoded value of the central sample for a combination pattern of the decoded values of the N samples that has no pattern. Is the most approximate pattern among the same patterns. Alternatively, the input signal is a PR (partial response) equalized waveform signal, and the first signal voltage averaging means uses the average voltage of the combination patterns of the decoded values of the N samples as the average voltage of the pattern that does not exist. For example, the average value of the decoded values of the central samples from the second signal voltage averaging means is the same.
[0021]
A signal decoding method according to the present invention includes a maximum likelihood decoding step of estimating original digital data based on an error between a signal voltage for each sample of an input signal and a target signal voltage corresponding to each decoded value; And a reference voltage generation step for generating a target signal voltage for each decoded value and sending the target signal voltage to the maximum likelihood decoding circuit. The reference voltage generation step temporarily decodes the original digital data sequence from the input signal. Provisional decoding steps and the number of types of combination patterns of the decoded value of the central sample to be processed in the signal sequence and the decoded values of a plurality of samples before and after that are provided, and each pattern corresponds to the decoded value of the central sample A first signal voltage averaging step of calculating an average voltage of the signal, a second signal voltage averaging step of calculating an average voltage not depending on the pattern of the signal corresponding to each decoded value, and the first signal voltage The average signal voltage of the signal corresponding to the decoded value of the central sample for each pattern of the output of the average process is input, the selection process for selecting and outputting the average signal voltage corresponding to each pattern, and the envelope of the input signal An envelope detection step of detecting and outputting a signal voltage for each decoded value, an output of the envelope detection step, an output of the second signal voltage averaging step, and an output of the selection step are input, and the envelope voltage A standard voltage calculation step of calculating a detection voltage standard value of a signal in accordance with a change in the pattern and correcting an error for each pattern, and outputting a target signal voltage for each decoded value, thereby solving the above-described problem .
[0022]
Furthermore, the reference voltage generation device according to the present invention is provided in a stage preceding a maximum likelihood decoding circuit that estimates original digital data based on an error between a signal voltage for each sample of an input signal and a target signal voltage corresponding to each decoded value. A reference voltage generation device that is provided and generates a target signal voltage for each decoded value based on the input signal and sends the target signal voltage to the maximum likelihood decoding circuit, and temporarily decodes the original digital data sequence from the input signal Temporary decoding means and a signal corresponding to the decoded value of the central sample for each pattern provided for the number of types of combination patterns of the decoded value of the central sample to be processed in the signal sequence and the decoded values of a plurality of samples before and after that. First signal voltage averaging means for calculating the average voltage of the signal, second signal voltage averaging means for calculating an average voltage not depending on the pattern of the signal corresponding to each decoded value, and the first signal A selection means for inputting an average signal voltage of a signal corresponding to a decoded value of a central sample for each pattern of an output of the pressure averaging means, selecting an average signal voltage corresponding to each pattern, and an envelope of the input signal And an output from the envelope detection means, an output from the second signal voltage averaging means, and an output from the selection means are input. And a standard voltage calculation means for calculating a detection voltage standard value of a signal in accordance with a change in envelope voltage and correcting an error for each pattern, and outputting a target signal voltage for each decoded value. Solve the problem.
[0023]
Here, the present invention is a circuit that is added to the preceding stage of a soft decision decoding circuit that estimates original digital data from a digital signal that has been distorted due to passing through a channel (recording / playback or transmission system), and is an input signal. A decoding circuit that estimates the original digital data sequence from the signal, and a signal voltage averaging circuit that calculates the average voltage of the signal at each decoded value. There are signal voltage averaging circuits dedicated to each pattern for the combinations (patterns) of decoded values of multiple samples, and the average signal voltage of each pattern of the output is the center of the pattern among the number of selectors for the number of decoded values. Connected to the selector corresponding to the decoded value, the selector selects the average signal voltage of the pattern that matches the decoded value pattern other than the central decoded value, and these signals In addition, the signal voltage average circuit output for each decoded value that is not related to the pattern and the envelope detection circuit output that responds to changes in the signal voltage more quickly than the signal voltage average circuit for the signal average voltage for each decoded value are standard voltage calculations. Calculate the signal detection voltage standard value that is input to the circuit according to the change in envelope voltage in the circuit and also corrects the error for each pattern, and is output for each decoded value so that it is synchronized with the detection voltage standard value Together with the signal whose delay is adjusted by the delay circuit, the reference voltage and the signal voltage are supplied to the maximum likelihood decoding circuit at the subsequent stage.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, preferred embodiments of a signal decoding apparatus and method and a reference voltage generation apparatus according to the present invention will be described with reference to the drawings.
[0025]
In the following embodiments, application examples to a magnetic recording / reproducing system will be described. However, the present invention is not limited to this, and can be applied to various signal recording / reproducing systems and signal transmission systems. Of course.
[0026]
In magnetic recording / reproducing, when the recording density and recording / reproducing frequency are increased, a kind of non-linear distortion such that the reproduction signal is distorted in different combinations of recording signal patterns increases. This cannot be equalized by a linear equalizer, and cannot be dealt with unless the equalizer characteristics are changed by the pattern.
[0027]
On the other hand, maximum likelihood decoding (detection) called Viterbi decoding or trellis decoding is known in magnetic recording and reproduction. In this maximum likelihood decoding (detection), if the signal voltage is each target level to be decoded (for example, a ternary decoding level in the case of a PR4 equalization waveform), calculate how much error each takes and calculate it. This is a technique that greatly improves the error rate compared to decoding for each sample by selecting the transition with the least total error (sum of squares) from the transition of a plurality of consecutive samples.
[0028]
This requires a signal and a target level corresponding to the type of decoded value (3 for PR4). For example, in the case of magnetic recording, the reproduction level changes due to a hit between the medium and the head, a defect on the medium, or the like. Therefore, it is necessary for the target value to faithfully follow the change in the reproduction level, and the error rate varies depending on the accuracy of the target value.
[0029]
Therefore, it is important that the target level of maximum likelihood decoding not only be faithful to the change of the reproduction level but also match the signal voltage change due to the pattern for each sample. In other words, it is noticed that the voltage error of the waveform has a tendency depending on the waveform pattern before and after that, and the error voltage of the pattern is used as the reference voltage for maximum likelihood decoding according to the pattern.
[0030]
FIG. 1 is a block circuit diagram showing a configuration example of a reproducing system of a magnetic recording / reproducing apparatus such as a digital VTR to which an embodiment of the present invention is applied.
[0031]
In FIG. 1, a reproduction signal from a magnetic head 101 provided on a rotating drum is amplified by a head amplifier 102 and sent to a pre-equalizer (pre-equalizer) 105 via a rotary transformer 103. Here, the primary coil side of the magnetic head 101, the head amplifier 102, and the rotary transformer 103 is provided inside the drum. The pre-equalizer 105 is an analog equalizer, and is subjected to analog equalization processing to such an extent that a clock can be recovered by a subsequent PLL (phase locked loop) circuit 106. The PLL circuit 106 regenerates the channel clock CK of the reproduction signal, and this channel clock CK is sent not only to the A / D converter 107 but also to almost all circuit blocks thereafter, but is omitted in the figure. In the A / D converter 107, the analog signal from the pre-equalizer 105 is sampled by the channel clock CK from the PLL circuit 106 (channel clock rate sampling), converted into a digital signal, and adaptation with high accuracy is performed. To the generator 108. The adaptive equalizer 108 performs more precise equalization than the pre-equalizer 105, but is basically linear equalization. The output signal from the adaptive equalizer 108 is a digital signal having a value for each timing of the channel clock to be reproduced. In order to have a necessary voltage resolution, for example, one sample is an 8-bit 1/0 signal. The signal consists of
[0032]
The output signal from the adaptive equalizer 108 is sent to a delay circuit 109 and a reference voltage generation circuit 110 which is a main part of the embodiment of the present invention. The delay circuit 109 has a delay time set to be equal to the processing time in the reference voltage generation circuit 110. The delay circuit 109 matches the output signal from the adaptive equalizer 108 with the output signal from the reference voltage generation circuit 110 in accordance with the timing. This is for input to the maximum likelihood decoding circuit 112 such as a detection circuit. The reference voltage generation circuit 110 has a configuration as shown in FIG. 3 to be described later, for example, and envelope detection and change detection by pattern are performed, and each maximum likelihood decoding having responsiveness following the change of the envelope is performed. A signal reference level that is a target level is output and sent to the maximum likelihood decoding circuit 112.
[0033]
The maximum likelihood decoding circuit 112 calculates the error of the signal voltage from the delay circuit 109 with respect to the decoding reference level from the reference voltage generation circuit 110, and based on the calculated error, the sum of the errors from the transition of consecutive plural samples. Viterbi decoding and trellis decoding are performed so as to select a transition with a small sum of squares. The reproduction data (channel clock rate) from the maximum likelihood decoding circuit 112 is sent to the demodulator 113 and subjected to decoding processing such as 8/9 conversion, and the decoded reproduction data is sent to the error correction circuit 114. Then, error correction processing is performed.
[0034]
Here, the principle of Viterbi decoding (detection) will be briefly described with reference to FIG.
[0035]
FIG. 2A shows recording data a (i). By applying precoding processing for partial response PR (1, −1) to the recording data a (i), B in FIG. A recording signal b (i) as shown in FIG. This recording signal b (i) is
b (i) = b (i-1) + a (i)
However, “+” is exclusive OR.
This is the same processing as so-called NRZI modulation. In an ideal case where there is no detection point error, the signal c (i) obtained by, for example, magnetic recording / reproducing the recorded signal b (i) and PR (1, −1) equalized is shown in FIG. It becomes like this. The value of the equalized signal c (i) at the clock timing is b (i) −b (i−1), and takes three values “1”, “0”, and “−1”. The state transition is as shown in FIG. “1” and “0” in the state shown in D of FIG. 2 correspond to “1” and “0” of the waveform level of the recording signal of B in FIG. The ternary waveform level between them is “0”, the ternary level when transitioning from state “1” to state “0” is “−1”, and the three values when transitioning from state “0” to state “1” The level is “+1”.
[0036]
Since the equalizer output signal obtained by equalizing the actually recorded / reproduced (or transmitted) signal cannot equalize the nonlinear distortion of the waveform due to the channel characteristics, for example, the waveform distortion as shown in E of FIG. May remain. As the equalizer output signal (ternary waveform level) shown in E of FIG. 2, the waveform level at the first point a is “0.3”, and the waveform level at the next point b is “−0.8”. Shows an example. F in FIG. 2 shows the corresponding state transition, the state transition from time t0 to time t1 in FIG. 2 corresponds to the first point a in E in FIG. 2, and from time t1 in F in FIG. The state transition at time t2 is for the next point b after E in FIG. In FIG. 2F, a finally determined path is indicated by a thick solid line, and a path compared at the time of Viterbi decoding is indicated by a broken line. Here, at the time t0 of F in FIG. 2, it is assumed that the state “0” is determined from the transition and the like so far.
[0037]
When the state transitions from the state “0” at time t0 in FIG. 2F to the time t1, and the ternary waveform level “0.3” in E in FIG. 2 is obtained, the state at time t1 is changed to “1”. Then, since the ternary waveform level should be “1”, there is an error of “0.7”. Similarly, if the state at time t1 is “0”, the ternary waveform level should be “0”, and therefore there is an error of “0.3”. With only the information so far, there is a possibility that the ternary waveform level is erroneously determined to be “0” because the path having the state “0” has a smaller error. Next, when the state transitions at time t2 and the ternary waveform level “−0.8” of E in FIG. 2 is obtained, the relationship between each state at time t0, t1, and t2 and the sum of errors is shown. As a result, the sum of errors is “1.5” when the state is “0” → “1” → “1”, and the sum of errors is “2.1” when the state is “0” → “0” → “1”. Thus, the transition from the state “0” → “1” → “1” has less error. In addition, when the state is “0” → “1” → “0”, the sum of errors is “0.9”, and when the state is “0” → “0” → “0”, the sum of errors is “1.1”. In the state “0” → “1” → “0” transition, the error is smaller. For these reasons, the state at time t1 is more likely to be “1”, and is finally determined to be “1”. At this time, the state at time t2 cannot be determined yet, but the state after time t2 is similarly determined by calculating the sum of errors based on the ternary waveform levels corresponding to the subsequent state transitions. Can continue. Specifically, the state at time t2 is determined to be “0”. In this case, for each state at time t0, t1, and t2, the state “0” → “1” → “0” path and state The path “0” → “0” → “0” is compared, and the path “0” → “1” → “0” is selected. In FIG. 2F, a path finally determined by the above-described processing is indicated by a thick solid line, and a path compared at the time of Viterbi decoding is indicated by a broken line.
[0038]
By the way, when the actual waveform level obtained by equalization at the time of maximum likelihood decoding such as Viterbi decoding (detection) is seen, the change in signal voltage differs depending on the pattern as shown in FIG. ing.
[0039]
Therefore, as described with reference to FIG. 19, the signal is classified by the decoded pattern, and the voltage of the sample changed by the preceding and following patterns is obtained by averaging the voltage of the central sample of the pattern for each pattern. The average value of is obtained. In FIG. 19, the three horizontal straight lines are values that should be targets of the respective decoded values (1/0 / −1), but rather than sending them to the maximum likelihood decoder at the subsequent stage as target values. Obviously, it is better to send the average value according to the pattern while switching for each sample. This is the principle of improving the signal error rate. A specific configuration example for realizing this will be described below.
[0040]
FIG. 3 is a block circuit diagram showing a configuration that is a main part of an embodiment of the present invention that can be used as the reference voltage generation circuit 110 of FIG.
[0041]
In FIG. 3, the equalized output signal from the adaptive equalizer 108 of FIG. 1 is supplied to the input terminal 11 and sent to the decoding circuit 12 and the delay circuit 109a. The delay circuit 109a constitutes the delay circuit 109 of FIG. 1 together with the delay circuits 109b and 109c connected in series thereto, and the output signal from the delay circuit 109c is the maximum likelihood decoding circuit 112 of FIG. Sent to.
[0042]
The decoding circuit 12 knows to which decoding value each sample of the inputted equalized signal belongs. The output of the decoding circuit 12 is not the final decoded output of the entire system, but is provisional decoding used only inside the circuit for distortion correction according to the embodiment of the present invention. Naturally, the output includes some decoding errors. Since the decoding circuit 12 has a delay of several bits between input and output, the delay circuit 109a delays the signal by the same amount as the decoding circuit in order to obtain a signal synchronized with the decoding output.
[0043]
In order to know the pattern from the decoded data string thus obtained, shift registers (one sample delay circuit) 13 and 14 of the number of pattern length minus 1 (two in the example of FIG. 3) are provided. The decoded data of several patterns can be obtained from the outputs from the shift registers 13 and 14 and the decoded output, that is, the shift register input. The delay circuit 109b delays the signal in order to obtain a signal synchronized with the center sample of the pattern. In FIG. 3, the decoded output, ie the shift register input, is d _-1 , The output from the shift register 13 is d ₀ , The output from the shift register 14 is d ₁ It is said.
[0044]
Here, in the embodiment of FIG. 3, for example, an example using three sample pattern division of PR4 equalized waveform is shown. Although the decoded value of PR4 is a ternary value of 1/0 / -1, there are some combinations that cannot be taken continuously, so the total number of patterns is 21. That is, the combination pattern of three samples at the ternary level is simply 3 ³ = 27, but there are no combinations of (0, 0, 0), (1, 1, 1), etc. in the PR (partial response) equalized signal waveform described with reference to FIG. As shown in FIG. 4, there are 21 actual combinations of three samples of the equalized waveform signal. As can be seen from FIG. 4, the breakdown of the 21 patterns includes seven patterns with the decoded value of the central sample being “−1”, seven patterns with the decoded value of the central sample being “0”, and the decoded value of the central sample being There are seven patterns of “1”. In FIG. 4, in any case of the central sample decoded value 1/0 / −1, there is a combination of the same preceding and succeeding decoded values. Therefore, the central decoded value 1/0 / − is always set for the preceding and succeeding decoded value combinations. There is an average signal voltage of 1.
[0045]
In FIG. 3, a circuit for averaging and storing each central sample signal voltage (equalized output signal voltage from the delay circuit 109 b) is provided for each pattern of a plurality of samples as described above. That is, the signal voltage averaging circuits 21a to 21g respectively corresponding to the seven patterns when the decoded value of the central sample is “1”, and the signal voltage averages corresponding to the seven patterns when the decoded value of the central sample is “0”. 21 circuits of signal voltage averaging circuits 23a to 23g corresponding to the circuits 22a to 22g and 7 patterns when the decoded value of the central sample is “−1” are provided. As a result, when the preceding and following samples have a certain decoded value, it is understood how much the average voltage of the central sample between them is. In order to enable each of the signal voltage averaging circuits 21a to 21g, 22a to 22g, and 23a to 23g for each pattern, the decoded output d of the three samples is used. _-1 , D ₀ , D ₁ Logic circuits (a kind of AND circuit) 31a to 31g, 32a to 32g, and 33a to 33g are provided. That is, for example, the logic circuit 31a has d ₋ 1, d ₀ , D ₁ Since the signal voltage averaging circuit 21a becomes active when the signal is (-1, 1, 0), the signal voltage averaging circuit 21a inputs the equalized output signal voltage from the delay circuit 109b at this time. , Average and store.
[0046]
At the same time, signal voltage averaging circuits 24, 25, and 26 that do not refer to preceding and following samples are provided for the type of decoded value (number of levels: 3). That is, the signal voltage averaging circuit 25 of all samples when the decoded value of the center sample is “0”, and the signal voltage averaging circuit 26 of all samples when the decoded value of the center sample is “−1”. It can be seen from the output values from these circuits 24, 25, and 26 how much the average value for each pattern varies. In order to enable each of the signal voltage averaging circuits 24, 25, and 26 for each decoded value of the center sample, logic circuits 34, 35, and 36 are provided. That is, for example, the decoded value d of the center sample ₀ When “1” is “1”, the logic circuit 34 becomes active and the signal voltage averaging circuit 24 is enabled (enabled), and the equalized output signal voltage from the delay circuit 109b at this time is inputted, averaged and stored.
[0047]
Here, the signal voltage averaging circuits 21a to 21g, 22a to 22g, 23a to 23g, 24, 25, and 26 are circuits that average the signal voltages of a plurality of samples (N samples), and are IIR LPFs (low-pass filters). ), FIR type LPF, or the like. A configuration example in the case of an IIR type LPF is shown in FIG. In FIG. 5, for example, the equalized output signal voltage from the delay circuit 109b of FIG. 3 is input to the input terminal 51, multiplied by 1 / N by a 1 / N multiplier (attenuator or divider) 52, It is sent to the adder 53 and taken out from the output terminal 54. The output from the adder 53 is sent to the (N−1) / N multiplier 56 via the 1-sample delay circuit 55, multiplied by (N−1) / N, and sent to the adder 53. For example, when averaging the signal voltages of 16 samples (N = 16), the 1 / N multiplier 52 is replaced with a 1/16 multiplier, and the (N-1) / N multiplier 56 is replaced with a 15/16 multiplier. That's fine.
[0048]
The pattern-specific average signal voltages from the pattern-specific signal voltage averaging circuits 21a to 21g, 22a to 22g, and 23a to 23g are input to selectors 41, 42, and 43 provided for each decoded value of the central sample. In the selectors 41, 42, 43, the decoded value d of the center sample from the shift register 13 ₀ Which pattern belongs to, a decoded value other than the center is selected as a select signal.
[0049]
A signal envelope detection circuit 16 is also provided. The envelope created here has outputs for only the types of decoded values, and is a circuit that divides the signal by the value of provisional decoding and calculates the average of each, and is a signal voltage averaging circuit 24, 25 that is an averaging circuit independent of the pattern. , 26 can be realized by a circuit of the same type. The difference is that the envelope detection circuit 16 follows the change in the signal level more sensitively. The purpose of the envelope detection circuit 16 is to provide a maximum likelihood decoding reference voltage that closely follows the change in the signal level (envelope), and the previous averaging circuit takes the average of as long a period as possible and the reliability of the change in the signal voltage due to the pattern. This is because the purpose is to calculate a possible average value.
[0050]
As described above, the output from the envelope detector 16, the signal average value for each decoded value from the signal voltage averaging circuits 24, 25, and 26, and the patterns from the signal voltage averaging circuits 21 a to 21 g, 22 a to 22 g, and 23 a to 23 g For the signal average value, only the decoded value for each of the three is input to the standard voltage calculation circuit 17. In the standard voltage calculation circuit 17, for example, the standard voltage is calculated by the following calculation.
[0051]
The decoded value d of the center sample ₀ The output voltages from the signal voltage averaging circuits 24, 25, and 26, which are the average voltages of the equalizer outputs when “1”, “0”, and “−1” are respectively expressed as x (1) and x ( 0), x (-1), and the average voltage (output voltage from the selectors 41, 42, 43) of the pattern to which it belongs is set to p (1), p (0), p (-1), and from the envelope detection 16 The reference voltages y (1), y (0), and y (-1) of the output from the standard voltage calculation circuit 17 are as follows: e (1), e (0), e (-1)
y (1) = (p (1) -x (0)) / (x (1) -x (0)) * (e (1) -e (0)) + e (0)
y (0) = p (0) / {(x (1) -x (-1)) / 2} * (e (1) -e (-1)) / 2 + e (0)
y (-1) = (p (-1) -x (0)) / (x (-1) -x (0)) * (e (-1) -e (0)) + e (0)
It is expressed as
[0052]
These formulas can be explained by the formula of y (1), for example, (p (1) −x (0)) / (x (1) −x (0)), and an average voltage p (() including pattern distortion). 1) is obtained as to what percentage of the voltage difference between the decoded values 0 "and" 1 "is 1, and by multiplying it by e (1) -e (0), the current envelope e (1) is moved by that ratio with reference to e (0), and finally e (0) is added to obtain an absolute voltage, and so is y (0) and y (-1).
[0053]
This calculation is based on the central decoded value d from the shift register 13. ₀ And the corresponding signal is the output s from the delay circuit 109b of FIG. ₀ It is. Here, the decoded value d of the central sample from the shift register 16 is obtained by the signal voltage averaging circuits 24, 25, 26, 21a to 21g, 22a to 22g, 23a to 23g, and the envelope detection circuit 16 and the standard voltage calculation circuit 17. ₀ Considering that the timing of the delay is delayed, in order to synchronize the equalizer output signal with the standard voltage, the delay circuit 109c delays the signal by the same amount.
[0054]
The output signal from the delay circuit 109c and the reference voltages y (1), y (0), y (-1) from the standard voltage calculation circuit 17 obtained in this way are sent to the maximum likelihood decoding circuit 112 in FIG. The maximum likelihood decoding (detection) such as Viterbi decoding (detection) as described above is performed.
[0055]
According to the embodiment of the present invention described above, the target level of maximum likelihood decoding is not only faithful to the change in the reproduction level but also matched to the signal voltage change due to the pattern for each sample. The rate can be improved further. That is, the error rate of the decoded digital data of the reproduced or received waveform is reduced, and the number of errors is actually reduced to 1/2 to 1/10.
[0056]
In the embodiment described in conjunction with FIGS. 3 and 4, the three-sample pattern division of the PR4 equalized waveform is shown as an example. However, the present invention is not limited to the above-described embodiment. It can also be easily applied to pattern division.
[0057]
FIG. 6 shows an example of pattern division of 5 samples for PR4 waveform equalization. In the example of FIG. 6, there are 105 patterns in total. In this case, since the decoded value that cannot be obtained at a distance of 2 samples differs depending on the decoded value of the central sample, even if the decoded value other than the decoded value of the central sample is the same pattern, it may or may not depend on the decoded value of the central sample. For example, the decoded value of PR4 is that 1 next to each other does not continue, −1 does not continue, and focusing only on 1 and −1 (no matter how many are entered even if there is no 0 between them) ) It has the property of appearing alternately. Therefore, the position 2 samples away from the -1 sample does not become -1, and the two adjacent points of the 0 sample do not both become 1 or -1.
[0058]
In this case, the circuit for realizing the example of FIG. 6 can be configured in substantially the same way as in FIG. 3, but the selectors corresponding to the selectors 24-26 in FIG. Therefore, as shown in FIG. 7, another pattern is applied to a place that does not exist. The closest pattern is applied.
[0059]
In FIG. 7, each of two samples is indicated by x. However, in the combination of 1/0 / −1, the position of each x has (−1, 0), (−1, 1), Seven types (0, -1), (0, 0), (0, 1), (1, -1), (1, 0) are included. That is, since the seven patterns are included at two x positions in one pattern in FIG. 7, one pattern in FIG. 7 represents seven patterns.
[0060]
The selector circuit for realizing the example of FIG. 7 is as shown in FIG. The selectors 44, 45, and 46 in FIG. 8 respectively correspond to the selectors 41, 42, and 43 in FIG. 3, and the selector 44 calculates the average for each pattern when the decoded value of the center sample is “1”. From the selector 45, the average voltage for each pattern when the decoded value of the central sample is “0” from the selector 45, and the average voltage for each pattern when the decoded value of the central sample is “−1” from the selector 46, respectively. Is output and sent to a standard voltage calculation circuit (corresponding to 17 in FIG. 3). In FIG. 8, for a pattern that theoretically has no selector input, the average voltage of an alternative pattern is used according to FIG.
[0061]
By the way, in the example of FIG. 7, the pattern closest to the place where the pattern does not exist is applied. However, as shown in FIG. 9, the average voltage for each decoded value regardless of the pattern is provided where the pattern does not exist. (Output voltages from the signal voltage averaging circuits 24, 25, and 26 in FIG. 3) may be used. The selector circuit for realizing the example shown in FIG. 9 is as shown in FIG. The selectors 47, 48, and 49 in FIG. 10 correspond to the selectors 41, 42, and 43 in FIG. 3, respectively. From the selector 47, the average for each pattern when the decoded value of the center sample is “1”. From the selector 48, the average voltage for each pattern when the decoded value of the central sample is “0” from the selector 48, and the average voltage for each pattern when the decoded value of the central sample is “−1” from the selector 49, respectively. Is output and sent to a standard voltage calculation circuit (corresponding to 17 in FIG. 3).
[0062]
Next, FIG. 11 shows a 5-sample pattern as another example of the sample pattern used in the embodiment of the present invention, but without using the ± 2 samples from the center, the ± 1 samples and the ± 3 samples. Here is an example using. There are 93 patterns in total. The example of FIG. 11 is particularly advantageous in the PR4 equalization waveform. In other words, PR4 is expressed as PR (1, 0, -1) in another way, and means that a binary signal is subtracted from a 2-bit ahead sample to obtain a ternary signal. . Since the operation is performed with one adjacent sample, it is not limited to the adjacent sample. That is, the even-numbered and odd-numbered sequences in the data string are independent, and there is no restriction that, for example, -1 does not come next after -1. Therefore, if the first and third samples are used as a pattern, those samples do not interfere with the central sample. As an effect, the central sample is not limited by the pattern composed of the ± 1st sample and the ± 3rd sample, and the absence of the pattern due to the central sample decoded value as in FIG. 6 does not occur.
[0063]
Next, FIGS. 12 to 16 show still other examples of sample patterns used in the embodiment of the present invention. That is, these FIG. 12 to FIG. 16 show examples of 7-sample pattern division, and there are also patterns that do not exist depending on the central sample decoded value, similarly to the continuous 5-sample pattern of FIG. The examples of the patterns shown in FIGS. 12 to 16 can also be realized by a method similar to the method described with reference to FIGS.
[0064]
Furthermore, for example, a 7-sample pattern consisting of a center sample and samples on both sides, a sample of the third sample before and after the center sample (± 3 samples), and a sample of the fifth sample before and after the center sample (± 5 samples) Can be used. In general, when k is a natural number (k = 1, 2, 3,...), The center sample and the (2k−1) th sample before and after the center sample, that is, ± (2k−1) from the center sample. The central sample is not limited by the pattern consisting of the samples of the sample, and there is no occurrence of no pattern due to the central sample decoded value as shown in FIG.
[0065]
According to the embodiment of the present invention as described above, the error rate of decoded digital data of a reproduced or received waveform is reduced. Actually, the number of errors has decreased from 1/2 to 1/10.
[0066]
Here, comparing the present invention with a conventional non-linear canceller, the conventional non-linear canceller adaptively corrects a signal waveform distorted by the non-linear characteristics of the recording / reproducing system, and a detection reference value (envelope value). In the present invention, the detection reference value (envelope value) is corrected, and the detection reference value varies with the input waveform (the amplitude decreases or the whole increases). Since the non-linear correction is applied to the detection reference value after capturing this, more appropriate correction can be performed, and the error rate of the decoded digital data of the reproduced or received waveform can be further reduced.
[0067]
The present invention is not limited to the above-described embodiment. In the embodiment of the present invention, an example applied to magnetic recording / reproducing has been described. However, other recording / reproducing systems and signal transmissions have been described. Of course, the present invention can also be applied to systems.
[0068]
【The invention's effect】
The present invention provides a target signal voltage for each decoded value in maximum likelihood decoding that estimates original digital data based on an error between a signal voltage for each sample of an input signal and a target signal voltage corresponding to each decoded value. In order to generate, the original digital data string is temporarily decoded from the input signal, and the average voltage of the signal corresponding to the decoded value of the central sample is calculated for each combination pattern of the decoded value of the central sample and the decoded values of multiple samples before and after that. The average voltage not depending on the pattern of the signal corresponding to each decoded value is calculated, the average signal voltage of the signal corresponding to the decoded value of the central sample for each pattern is input, and the average signal corresponding to each pattern The voltage is selected and output, the envelope of the input signal is detected, and the signal voltage for each decoded value is output. The envelope detection output, the average voltage for each pattern, and the selection are output. The detected output standard value of the signal is calculated according to the change in the envelope voltage and the error for each pattern is corrected, and the target signal voltage is output for each decoded value, so that the reproduced or received waveform is The error rate of decoded digital data can be reduced.
[Brief description of the drawings]
FIG. 1 is a block circuit diagram showing a configuration example of a reproducing system of a magnetic recording / reproducing apparatus such as a digital VTR to which an embodiment of the present invention is applied.
FIG. 2 is a timing chart for explaining the principle of Viterbi decoding (detection).
3 is a block circuit diagram showing an example of a circuit configuration that is a main part of an embodiment of the present invention that can be used as the reference voltage generation circuit 110 of FIG. 1;
FIG. 4 is a diagram illustrating an example of three sample patterns of a PR4 equalized waveform.
FIG. 5 is a block circuit diagram showing a configuration example in the case of an IIR type LPF that can be used as a signal voltage averaging circuit.
FIG. 6 is a diagram illustrating an example of pattern division of five samples for PR4 waveform equalization.
FIG. 7 is a diagram illustrating an example in which a pattern closest to a place where there is no pattern in the pattern division of five samples of PR4 waveform equalization is applied.
8 is a block circuit diagram showing a configuration example of a selector circuit that realizes the pattern division example of FIG. 7;
FIG. 9 is a diagram illustrating an example in which a voltage where no pattern is present in the pattern division of 5 samples of PR4 waveform equalization is an average voltage for each decoded value regardless of the pattern;
10 is a block circuit diagram showing a configuration example of a selector circuit that realizes the pattern division example of FIG. 9;
FIG. 11 is a diagram showing an example of pattern division of 5 samples using ± 1 sample and ± 3 sample from the center of the sample pattern of PR4 waveform equalization.
FIG. 12 is a diagram illustrating a first portion of an example of 7-sample pattern division.
FIG. 13 is a diagram illustrating a second part of an example of 7-sample pattern division.
FIG. 14 is a diagram showing a third part of an example of 7-sample pattern division.
FIG. 15 is a diagram showing a fourth part of an example of 7-sample pattern division.
FIG. 16 is a diagram showing a fifth part of an example of 7-sample pattern division.
FIG. 17 is a diagram for explaining waveform equalization of a signal via a channel such as a recording / reproducing system or a transmission system having only linear distortion.
FIG. 18 is a diagram for explaining waveform equalization of a signal via a channel such as a recording / reproducing system or a transmission system having nonlinear distortion.
FIG. 19 is a diagram showing nonlinear distortion in an actual measurement example of an equalized waveform of PR4 (partial response, class 4) for ternary detection.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Decoding circuit, 13,14 1 sample delay circuit, 16 envelope detection circuit, 17 standard voltage calculation circuit, 21a-23g, 24-26 signal voltage average circuit, 31a-33g, 34-36 logic circuit, 41-49 selector, 108 adaptive equalization circuit, 109, 109a to 109c delay circuit, 110 reference voltage generation circuit, 112 maximum likelihood decoding circuit

Claims

A maximum likelihood decoding circuit that estimates the original digital data based on the error between the signal voltage for each sample of the input signal and the target signal voltage corresponding to each decoded value;
A reference voltage generation circuit unit that generates a target signal voltage for each decoded value based on the input signal and sends the target signal voltage to the maximum likelihood decoding circuit;
The reference voltage generation circuit unit is
Provisional decoding means for temporarily decoding the original digital data sequence from the input signal;
The number of combinations of the decoded value of the central sample to be processed and the decoded values of multiple samples before and after it in the signal sequence is provided, and the average voltage of the signal corresponding to the decoded value of the central sample is calculated for each pattern. First signal voltage averaging means to:
Second signal voltage averaging means for calculating an average voltage not depending on the pattern of the signal corresponding to each decoded value;
Selection means for inputting an average signal voltage of a signal corresponding to the decoded value of the central sample for each pattern of the output of the first signal voltage averaging means, and selecting and outputting the average signal voltage corresponding to each pattern;
Envelope detecting means for detecting an envelope of the input signal and outputting a signal voltage for each decoded value;
An output from the envelope detection means, an output from the second signal voltage averaging means, and an output from the selection means are input, and detection of a signal in which an error for each pattern is corrected according to a change in the envelope voltage A signal decoding device comprising: a standard voltage calculation means for calculating a voltage standard value and outputting a target signal voltage for each decoded value.

The delay time is equal to the processing time in the reference voltage generation circuit unit, and the input signal is delayed and sent to the maximum likelihood decoding circuit to match the output timing of the target signal voltage from the reference voltage generation circuit unit 2. The signal decoding apparatus according to claim 1, further comprising a delay unit.

2. The signal decoding apparatus according to claim 1, wherein an IIR low-pass filter is used as the first and second signal voltage averaging means.

3. The signal decoding apparatus according to claim 2, wherein the averaging time constant of the first signal voltage averaging means is equal to the averaging time constant of the second signal voltage averaging means.

3. The signal decoding apparatus according to claim 2, wherein the averaging time constant of the envelope detecting means is 1/10 or less of the averaging time constant of the second signal voltage averaging means.

2. The signal decoding apparatus according to claim 1, wherein the pattern division is performed using a decoded value of N samples including N samples (N is an integer of 3 or more) including the central sample and samples before and after the central sample.

2. The signal decoding apparatus according to claim 1, wherein the pattern division is performed using a decoded value of N samples including the central sample and odd-numbered samples before and after the central sample.

The input signal is a PR (partial response) equalized waveform signal, and the first signal voltage averaging means calculates a decoded value of the central sample for a combination pattern of the decoded values of the N samples. The signal decoding apparatus according to claim 1, wherein the most similar pattern is used from among the same patterns.

The input signal is a PR (partial response) equalized waveform signal, and the first signal voltage averaging means uses the second voltage as an average voltage of the combination patterns of the decoded values of N samples that have no pattern. 2. The signal decoding apparatus according to claim 1, wherein the average value of the decoded values of the central samples from the signal voltage averaging means is the same.

A maximum likelihood decoding step of estimating original digital data based on an error between a signal voltage for each sample of the input signal and a target signal voltage corresponding to each decoded value;
A reference voltage generating step of generating a target signal voltage for each decoded value based on the input signal and sending the target signal voltage to the maximum likelihood decoding circuit,
The reference voltage generation step includes
A temporary decoding step of temporarily decoding the original digital data sequence from the input signal;
The number of combinations of the decoded value of the central sample to be processed and the decoded values of multiple samples before and after it in the signal sequence is provided, and the average voltage of the signal corresponding to the decoded value of the central sample is calculated for each pattern. A first signal voltage averaging step,
A second signal voltage averaging step of calculating an average voltage not depending on the pattern of the signal corresponding to each decoded value;
A selection step of inputting an average signal voltage of a signal corresponding to a decoded value of a central sample for each pattern of an output of the first signal voltage averaging step, and selecting and outputting an average signal voltage corresponding to each pattern;
Detecting an envelope of the input signal and outputting a signal voltage for each decoded value; and
The detection voltage standard value of the signal in which the output of the envelope detection step, the output of the second signal voltage averaging step, and the output of the selection step are input, and the error for each pattern is corrected according to the change of the envelope voltage And a standard voltage calculation step of outputting a target signal voltage for each decoded value.

Provided before the maximum likelihood decoding circuit that estimates the original digital data based on the error between the signal voltage for each sample of the input signal and the target signal voltage corresponding to each decoded value. A reference voltage generation device that generates a target signal voltage for each value and sends the target signal voltage to the maximum likelihood decoding circuit,
Provisional decoding means for temporarily decoding the original digital data sequence from the input signal;
The number of combinations of the decoded value of the central sample to be processed and the decoded values of multiple samples before and after it in the signal sequence is provided, and the average voltage of the signal corresponding to the decoded value of the central sample is calculated for each pattern. First signal voltage averaging means to:
Second signal voltage averaging means for calculating an average voltage not depending on the pattern of the signal corresponding to each decoded value;
Selection means for inputting an average signal voltage of a signal corresponding to the decoded value of the central sample for each pattern of the output of the first signal voltage averaging means, and selecting and outputting the average signal voltage corresponding to each pattern;
Envelope detecting means for detecting an envelope of the input signal and outputting a signal voltage for each decoded value;
An output from the envelope detection means, an output from the second signal voltage averaging means, and an output from the selection means are input, and detection of a signal in which an error for each pattern is corrected according to a change in the envelope voltage A reference voltage generation device comprising a standard voltage calculation means for calculating a voltage standard value and outputting a target signal voltage for each decoded value.