KR100243003B1 - 플랫셀 어레이의 온/오프전류비 개선회로 - Google Patents

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Abstract

본 발명은 플랫 셀 롬 집적소자의 리드시 발생되는 기생 콘덴서를 제거하여 데이터 리드에 필요한 셀의 온/오프 전류비를 증가시키는 기술에 관한 것으로, 종래 기술에 의한 셀 어레이에 있어서는 외부의 접지단자를 셀 어레이 내부에 선택적으로 연결하기 위해 가상접지라인을 필수적으로 사용하게 되어 있어 셀의 로우 데이터가 연속되는 경우 선택되지 않은 메탈비트라인들의 기생 콘덴서와 더블어 선택되는 메탈비트라인에 연결되어 셀의 온/오프전류 비를 감소시키게 되는 결함이 있었다.
따라서, 본 발명은 이를 해결하기 위하여, 단위메모리부(51)에 두 개의 메탈비트라인(MBL[0]),(MBL[1])을 배치하여 외부의 접지단자(GND)와 연결될 수 있도록 하고, 셀어레이(51D)내에서 일정 개수의 셀(8 또는 16)을 하나의 단위 그룹으로 배치하며, 메탈비트라인(MBL[0]),(MBL[1])과 연결되는 로컬비트라인(LBL) 중에서 중앙의 로컬비트라인이 고정접지단자(GND1)에 연결되도록 배치하고, 내,외측셀 선택부(51B) 및 좌,우측셀 선택부(51C),(51E)를 이용하여 최종적으로 선택된 셀이 상기 메탈비트라인(MBL[0]),(MBL[1])과 고정접지단자(GND1) 사이에 연결되도록 하였다.

Description

플랫셀 어레이의 온/오프전류비 개선회로
본 발명은 플랫 셀 롬(Flat-Cell ROM) 집적소자의 억세스 기술에 관한 것으로, 특히 임의의 메모리 셀을 선택하여 리드(Read)할 때 발생되는 기생 콘덴서를 제거하여 데이터 리드에 필요한 셀의 온/오프 전류비를 증가시키는데 적당하도록한 플랫셀 어레이의 온/오프전류비 개선회로에 관한 것이다.
도 1은 가상접지(Virtual GND)를 사용하는 일반적인 메모리 셀 어레이의 회로도(미국 특허 5117389호(1992.6.26.))로서 이에 도시한 바와 같이, 외부의 접지단자(GND)를 메탈라인을 통해 내부의 셀어레이(12)에 선택적으로 연결하기 위한 접속부(11)와; 다수의 셀이 매트릭형태로 배치되고, 워드라인(WL[0]-WL[N])의 구동에 따라 해당 셀의 데이터를 출력하는 셀어레이(12)와; 상기 폴리(Poly) 워드라인(WL[0]-WL[N])의 구동에 의해 일정 그룹의 셀이 선택될 때, 메탈비트라인(MBL)과 가상접지라인(VGML)에 위치한 두개의 셀 중에서 좌,우측선택라인(L_SEL),(R_SEL)과 다수의 패스트랜지스터를 이용하여 목적한 하나의 셀을 선택하는 셀 선택부(13L),(13R)로 구성된 것으로, 이의 작용을 도 2 내지 도 4를 참조하여 설명하면 다음과 같다.
외부에서 선택적으로 연결되는 가상접지라인(VGML)과 메탈비트라인(MBL)은 폴리 워드라인(WL)과 수직으로 형성되어 있으며, 그 가상접지라인(VGML)과 메탈비트라인(MBL)은 교번되게 배치되어 있다.
셀어레이(12)내에 있는 다수의 셀 중에서 목적한 하나의 셀을 선택하여 그 셀에 기록된 데이터를 리드하는 경우, 이웃하는 가상접지라인(VGML) 한 개와 메탈비트라인(MBL) 한개가 선택되고, 나머지의 가상접지라인(VGML)과 메탈비트라인(MBL)은 개방된 상태(Floting 또는 Open)가 된다. 또한, 다수의 워드라인(WL[0]∼WL[N]) 중에서 하나의 워드라인이 구동되어 일정 그룹의 셀이 선택되고, 그 일정 그룹의 셀 중에서 상기 선택된 가상접지라인(VGML)과 메탈비트라인(MBL)에 의해 두개의 셀이 선택되며, 그 두 개의 셀 중에서 좌,우측선택라인(L_SEL),(R_SEL)의 구동에 따라 최종적으로 목적한 하나의 셀이 선택된다.
예로써, 도 2a는 도 1에서 임의의 셀(NMn.4)이 선택되는 경우 이에 대한 이상적인 전류 경로(Current Path)를 보인 것이다. 다수의 워드라인(WL[0]∼WL[N]) 중에서 하나의 워드라인(WL[N])이 구동되고, 가상접지라인(VGML[N])과 메탈비트라인(MBL[N-1 ])이 선택되어 두개의 셀(NMn.4,NMn.5)이 선택되며, 좌,우측선택라인(L_SEL),(R_SEL) 중에서 좌측선택라인(L_SEL)에 "하이"가 공급되어 최종적으로 목적한 하나의 셀(NMn.4)이 선택된다. 따라서, 이때의 이상적인 전류경로는 메탈비트라인(MBL[N-1])
Figure kpo00001
메탈콘택(MC1)
Figure kpo00002
로칼비트라인(LBL)
Figure kpo00003
셀(NMn.4)
Figure kpo00004
로칼비트라인(LBL)
Figure kpo00005
패스용 엔모스(NML.3)
Figure kpo00006
로칼비트라인(LBL)
Figure kpo00007
메탈콘택(MC2)
Figure kpo00008
가상접지라인(VGML[N])으로 형성된다.
또 다른 예로써, 도 2b는 도 1에서 임의의 셀(NMn.5)이 선택되는 경우 이에 대한 이상적인 전류 경로(Current Path)를 보인 것이다. 도 2a와 비교할 때 우측선택라인(R_SEL)에 "하이"가 공급되는 것을 제외하고 동일하다. 따라서, 이때의 이상적인 전류경로는 메탈비트라인(MBL[N-1])
Figure kpo00009
메탈콘택(MC1)
Figure kpo00010
로칼비트라인(LBL)
Figure kpo00011
패스용 엔모스(NMR.2)
Figure kpo00012
셀(NMn.5)
Figure kpo00013
로칼비트라인(LBL)
Figure kpo00014
메탈콘택(MC2)
Figure kpo00015
가상접지라인(VGML[N])으로 형성된다.
하지만, 실제로 선택되지 않고 개방된 상태로 남아있는 메탈비트라인(MBL)과 가상접지라인(VGML)에 존재하는 기생콘덴서(Parasitic Capacitance)를 고려하면 셀의 실질적인 전류경로는 도 2a나 도 2b와 같이 형성되지 않고 변화된 형태로 나타나는데, 그 예를 도 3a 및 도 3b에 나타내었다.
먼저, 도 3a를 예로하여 기생 전류경로에 의한 오프커런트(Off Current)의 증가 원인을 설명한다.
메탈비트라인(MBL[N-1]) 및 가상접지라인(VGML[N]),워드라인(WL[N])이 선택됨과 아울러 좌측선택라인(L_SL)이 선택되어 최종적으로 셀(NMn.4)이 선택되고, 이때, 그 셀(NMn.4)과 인접된 셀(NMn.2,NMn.3)에 연속적으로 "로우" 데이터가 기록되어 있는 경우 상기 선택된 메탈비트라인(MBL[N-1])과 가상접지라인(VGML[N])에 선택되지 않은 가상접지라인(VGML[N-1])에 형성되는 기생콘덴서(C31)가 연결된다.
이때, 상기 기생콘덴서(C31)가 방전된 상태이고, 선택된 셀(NMn.4)에 "하이" 데이터가 기록되어 있는 경우 "하이" 데이터 리드시 요구되는 셀(NMn.4)의 오프 커런트가 이상적인 전류경로를 따르지 않고 상기 방전된 기생콘덴서(C31)에 의해 형성되는 접지(GND)를 따라 기생전류경로(PCP1)를 따르게 된다.
셀(NMn.4)의 이상적인 오프 커런트의 전류경로는 그 셀(NMn.4)의 "하이" 데이터로 인하여 그 셀(NMn.4)에서 끊기게 되므로 도 4a에서 파형도(CUR1)와 같이 제로(Zero)가 되어야 한다. 그러나, 상기와 같은 기생전류경로(PCP1)에 의해 선택된 셀(NMn.4) 이외의 다른 셀의 "로우" 데이터를 리드하는 동작이 발생되고, 이로 인하여 상기 메탈비트라인(MBL[N-1])을 통과하는 전류량 즉, 오프 커런트가 도 4a에서 파형도(CUR2)와 같이 증가하게 된다.
또한, 도 3b를 예로하여 기생 전류경로에 의한 온 커런트(On Current)의 감소 원인을 설명한다.
상기 도 3a에서와 같은 선택과정에 의해 셀(NMn.3)이 선택되고, 그 셀(NMn.3)에 인접된 셀(NMn.4,NMn.5)에 연속적으로 "로우" 데이터가 기록되어 있는 경우 선택된 메탈비트라인(MBL[N-1])과 가상접지라인(VGML[N])에 선택되지 않은 메탈비트라인(MBL[N])에 형성된 기생콘덴서(C33)가 연결된다.
이때, 상기 기생콘덴서(C33)가 충전된 상태이고, 선택된 셀(NMn.3)에 "로우" 데이터가 기록되어 있는 경우 "로우" 데이터 리드시 요구되는 셀(NMn.3)의 온 커런트는 이상적인 전류경로 이외에 추가된 기생콘덴서(C33)에 의해 도 4b에서 파형도(CUR3)과 같이 정상치를 유지하지 못하고 파형도(CUR4)와 같이 감소하게 된다.
이상적인 온 커런트의 경로인 경우 상기 가상접지라인(VGML[N])을 통해 외부의 접지단자(GND)를 상기 셀(NMn.3)에 연결할 때 노드(N1)의 전압이 거의 제로값을 가져야 한다. 그러나, 상기 기생콘덴서(C33)에 충전된 전압에 의해 상기 노드(N1)의 전압이 상승되고, 그 기생콘덴서(C33)에 충전된 전압이 방전되면 기생 전류경로(PCP2)에 의해 다시 충전되므로 그 노드(N1)의 전압은 항상 일정치를 유지하게 된다. 이로 인하여 상기 선택된 셀(NMn.3)과 노드(N1)간의 전압차가 줄어들어 상기 메탈비트라인(MBL[N-1])에 흐르는 온전류가 감소하게 된다.
다시말해서, 상기 노드(N1)에 메모리 셀 영역 외부의 접지단자(GND)를 선택적으로 연결하기 위하여 가상접지라인(VGML[N])의 일측 종단에 패스 트랜지스터 즉, 엔모스(NMR.1),(NMR.2),(NML.2),(NML.3)의 사용이 필수적이고 이로 인하여 그 노드(N1)는 외부의 접지단자(GND)와 동일한 전압을 갖을 수 없게 된다.
결국, 상기의 설명에서와 같이 선택된 셀의 온 전류는 감소하고 오프 전류는 증가되어 셀의 온/오프전류 비율이 감소하게 되는데, 이와 같은 감소 효과는 메모리 셀의 용량이 증가되어 기생콘덴서의 용량이 증가되는 경우 더욱 심각하게 나타난다.
이와 같이 종래의 플랫 셀 롬 집적소자의 셀 어레이에 있어서는 외부의 접지단자(GND)를 셀 어레이 내부에 선택적으로 연결하기 위해 가상접지라인이 필수적이며, 그 가상접지라인이 갖는 기생 콘덴서는 워드라인에 연결되어 있는 셀들이 모두 직렬로 연결되는 플랫 셀의 특성상 셀의 로우 데이터가 연속되는 경우 선택되지 않은 메탈비트라인들의 기생 콘덴서와 더블어 선택되는 메탈비트라인에 연결되어 셀의 온/오프전류 비를 감소시키게 된다. 셀의 온전류와 오프전류의 차를 근거로 셀의 데이터를 리드하는 메모리 장치에서 셀의 온/오프전류비 감소는 센싱타임 지연을 유발시킴으로 종래의 플랫셀 어레이는 셀의 전류가 현저하게 감소되는 저전압형 플랫셀 메모리와 고속의 센싱타임을 요구하는 플랫셀 메모리에 적용할 수 없는 결함이 있었다.
따라서, 본 발명의 목적은 소정 개수의 셀로 단위 메모리 셀을 구성하여 각 단위 메모리 셀간에 절연상태를 유지하도록 하고, 각 단위 메모리 셀의 좌,우측에 메탈비트라인을 설치함과 아울러, 중앙에 고정된 형태의 접지단자를 설치하여 메모리 셀 외부의 접지단자와 연결하는 플랫셀 어레이의 온/오프전류비 개선회로를 제공함에 있다.
도 1은 종래기술에 의한 가상접지를 사용하는 플랫셀 어레이의 회로도.
도 2a 및 도 2b는 도 1에서 임의의 셀이 선택될 때 전류경로 설명 회로도.
도 3a는 도 1에서 기생전류경로에 의한 오프 커런트 설명 회로도.
도 3b는 도 1에서 기생전류경로에 의한 온 커런트 설명 회로도.
도 4a는 종래기술에 의한 메모리 셀 어레이의 오프 커런트 파형도.
도 4b는 종래기술에 의한 메모리 셀 어레이의 온 커런트 파형도.
도 5는 본 발명에 의한 플랫셀 어레이의 온/오프전류비 개선회로도.
도 6은 도 5에서 단위 메모리부의 상세 회로도.
도 7a는 도 5에서 오프 커런트상의 기생콘덴서 충전시 전류 경로 설명 회로도.
도 7b는 도 5에서 오프 커런트상의 기생콘덴서 방전시 전류 경로 설명 회로도.
도 8a는 도 5에서 온 커런트상의 기생콘덴서 충전시 전류 경로 설명 회로도.
도 8b는 도 5에서 온 커런트상의 기생콘덴서 방전시 전류 경로 설명 회로도.
도 9a는 본 발명에 의한 플랫셀 어레이의 오프 커런트 파형도.
도 9b는 본 발명에 의한 플랫셀 어레이의 온 커런트 파형도.
도 10은 본 발명의 플랫셀 어레이의 온/오프전류비 개선회로에 대한 다른 예시도.
***도면의 주요 부분에 대한 부호의 설명***
51,52 : 단위메모리부51A : 메탈라인접속부
51B : 내,외측셀 선택부51C : 좌측셀 선택부
51D : 셀어레이51E : 우측셀 선택부
도 4는 본 발명에 의한 플랫셀 어레이의 온/오프전류비 개선회로의 일실시 예시도로서 이에 도시한 바와 같이, 외부의 접지단자(GND)를 좌,우측의 메탈비트라인(MBL[0]),(MBL[1])에 선택적으로 연결하는 메탈라인접속부(51A)와; 고정접지단자(GND1)를 중심으로 좌우 대칭으로 배열된 셀어레이(51D)내의 단위 셀 중에서 내,외측선택라인(SL_IN),(SL_OUT)에 공급되는 신호에 따라 해당 셀을 선택하는 내,외측셀 선택부(51B)와; 상기 셀어레이(51D)내의 단위 셀 중에서 좌측선택라인(SL_L)에 공급되는 신호에 따라 좌측의 셀을 선택하는 좌측셀 선택부(51C)와; 다수의 셀이 매트릭형태로 배치되고, 워드라인(WL[0]-WL[N])의 구동에 따라 해당 셀의 데이터를 출력하는 셀어레이(51D)와; 상기 셀어레이(51D)내의 단위 셀 중에서 우측선택라인(SL_R)에 공급되는 신호에 따라 우측의 셀을 선택하는 우측셀 선택부(51E)와; 상기 각부(51A-51E)로 구성되는 하나의 단위메모리부(51) 및 그 단위메모리부(51)와 동일한 구성으로 되어 종속 접속되는 단위메모리부(52)으로 구성한 것으로, 이와 같이 구성한 본 발명의 작용 및 효과를 첨부한 도 5 내지 도 9를 참조하여 상세히 설명하면 다음과 같다.
도 5에서는 8개의 셀을 하나의 단위 블록으로 하는 예를 보여주고 있으며, 하나의 단위메모리부(51)내에서 임의의 셀(NMn.1)을 선택하는 과정을 도 6을 참조하여 설명한다.
먼저, 워드라인(WL[N])에 "하이"를 공급하여 그 워드라인워드라인(WL[N])에 게이트가 공통접속된 메모리 셀(NMn.1-NMn.8)이 선택된다. 이후, 외부에서 메탈비트라인(MBL[0])을 선택하여 외부의 접지단자와 그 메탈비트라인(MBL[0]) 연결된다. 또한, 외측선택라인(SL_OUT)에 "하이"를 공급하여 패스용 엔모스(NMP.5),(NMP.25)가 온되므로 상기 셀(NMn.1-NMn.8) 중에서 두 개의 셀(NMn.1,NMn.2)이 선택되고, 이때, 내측선택라인(SL_IN)은 상기 외측선택라인(SL_OUT)의 값과 상반된 "로우" 값을 갖는다.
마지막으로, 좌측선택라인(SL_L)에 "하이"가 공급되어 패스용 엔모스(NMP.17)가 온되므로 상기 두 개의 셀(NMn.1,NMn.2) 중에서 최종적으로 셀(NMn.1)이 선택된다. 즉, 상기와 같은 선택과정에 의해 상기 메탈비트라인(MBL[0])이 엔모스(NMP.5), 로컬비트라인(LBL[0]), 셀(NMn.1), 로컬비트라인(LBL[1]),엔모스(NMP.17), 로컬비트라인(LBL[2]) ,엔모스(NMP.25)를 순차적으로 통해 고정접지단자(GND1)에 연결된다.
도 7a 및 도 7b는 본 발명에 의한 오프 커런트의 경로를 표시한 것으로, 도 7a는 기생 콘덴서가 충전된 상태일때의 오프 커런트의 경로를 표시한 것이고, 도 7b는 기생콘덴서가 방전된 상태일때의 오프 커런트의 경로를 표시한 것이다. 셀(NMn.1)에 "하이" 데이터가 기록되어 있는 경우 즉, "하이" 데이터를 리드하는 경우, 메탈비트라인(MBL[0])에서 고정접지단자(GND1)에 이르는 전류경로가 그 셀(NMn.1)에 의해 차단되므로 이상적인 전류경로(ICP1)상의 오프전류값은 "0" 이다.
도 7a에서, 도 6에서와 같은 선택과정에 의해 셀(NMn.1)이 선택되고, 선택되지 않은 메탈비트라인(MBL[1])의 기생콘덴서(C52)가 충전상태에 있을 때, 기생전류경로(PCP3)에 최대의 전류가 흐르게 되는 조건은 워드라인(WL[N])에 연결된 셀(NMn.5), (NMn.6),(NMn.7),(NMn.8)에 모두 "로우" 데이터가 기록되어 있는 경우이다.
그러나, 이때, 상기 기생전류경로(PCP3)에 흐르는 전류는 메탈비트라인(MBL[0])에서 셀(NMn.1)측으로 흐르는 오프 커런트에 별다른 영향을 주지 못한다. 왜냐하면, 그 기생전류경로(PCP3)가 메탈비트라인(MBL[0])에 연결되지 못하고, 고정접지단자(GND1)에 연결되기 때문이다. 이러한 사실은 종래기술 도 3a에서 기생전류경로(PCP1)가 선택된 메탈비트라인(MBL[N-1])과 연결되어 오프커런트를 증가시키고, 이로 인하여 이상적인 오프커런트 값인 "0"을 구현하지 못하게 되는 경우와 비교하면 그 차이를 쉽게 알 수 있다.
도 7b는 선택되지 않은 메탈비트라인(MBL[1])의 기생콘덴서(C52)가 방전된 상태에 있을 때 셀(NMn.1)의 오프 커런트에 대한 영향을 도시한 것으로, 이때, 그 기생콘덴서(C52)와 고정접지단자(GND1)의 전압은 동일 레벨이므로 기생전류경로가 존재하지 않는다.
상기의 설명에서와 같이 선택되지 않은 메탈비트라인(MBL)에 형성되는 기생 콘덴서(C52)가 선택된 셀의 오프 커런트에 영향을 주지 못하므로 본 발명을 적용하는 경우 오프 커런트의 값은 이상적인 오프 커런트 값과 같이 "0"이 된다. 도 9a는 본 발명에 의한 메모리 셀의 오프 커런트 시뮬레이션 결과를 보인 파형도이며, 이는 이상적인 오프 커런트 값과 실제적인 오프 커런트 값이 공히 "0"을 가짐을 보여주고 있다.
도 8a 및 도 8b는 본 발명에 의한 온 커런트의 경로를 표시한 것으로, 도 8a는 기생 콘덴서(C52)가 충전된 상태일때의 온 커런트의 경로를 표시한 것이고, 도 8b는 기생콘덴서(C52)가 방전된 상태일때의 온 커런트의 경로를 표시한 것이다.
도 8a에서, 메탈비트라인(MBL[0])을 선택하는 경우, 그 메탈비트라인(MBL[0])과 고정접지단자(GND1) 사이에 형성되는 이상적인 전류경로(ICP2)는 선택되지 않은 메탈비트라인(MBL[1])의 기생콘덴서(C52)에 의해 형성되는 기생전류경로(PCP3)의 영향을 받지 않는다.
상기 고정접지단자(GND1)는 메탈콘택(MC1)을 통해 메모리 셀 영역 외부의 접지단자(GND)와 직접 연결되므로 그 접지단자(GND1),(GND)간의 전위는 동일하다.
기생전류경로(PCP4)와 이상적인 전류경로(ICP2)가 연결되는 유일한 지점은 상기 고정접지단자(GND1) 뿐이고, 그 고정접지단자(GND1)와 외부의 접지단자(GND)간의 전위는 서로 동일하므로 결국, 기생전류경로(PCP4)와 이상적인 전류경로(ICP2)는 접지단자를 공유하는 독립적인 전기 회로로 볼 수 있다. 이는 메탈비트라인(MBL[0])에 의해 형성되는 셀의 실제적 온 커런트 경로가 이상적인 온 커런트 경로 즉, 전류경로(ICP2)와 동일하며, 전기적으로 볼 때 기생콘덴서(C52)가 제거되었음을 의미한다.
도 8b는 선택되지 않은 메탈비트라인(MBL[1])의 기생콘덴서(C52)가 방전된 상태에 있을 때 온 커런트에 대한 영향을 도시한 것으로, 그 기생콘덴서(C52)와 상기 고정접지단자(GND1)가 동일한 전위를 갖게 되어 기생전류경로가 형성되지 않음을 보여주고 있다.
상기 도 8a 및 도 8b의 설명에서와 같이 선택되지 않은 메탈비트라인(MBL)의 기생콘덴서(C52)가 셀의 온 커런트에 미치는 영향은 없다고 볼 수 있으며, 이는 실제로 기생콘덴서(C52)가 제거되었음을 의미한다. 도 9b는 본 발명에 의한 메모리 셀의 온 커런트 시뮬레이션 결과를 보인 파형도이며, 이는 이상적인 온 커런트 값과 실제적인 온 커런트 값이 서로 일치함을 보여주고 있다.
상기에서 셀(NMn.1)을 선택하는 방식과 달리 내측선택라인(SL_IN) 및 외측선택라인(SL_OUT), 좌측선택라인(SL_L) 및 우측선택라인(SL_R)의 구동신호를 적절히 선택하고, 셀(NMn.2-NMn.4)은 메탈비트라인(MBL[0])을, 셀(NMn.5-NMn.8)은 메탈비트라인(MBL[1])을 선택하는 방식으로 셀(NMn.2-NMn.8)을 선택할 수 있으며, 이때, 셀의 온/오프전류비에 영향을 미치는 기생콘덴서의 제거효과는 상기 셀(NMn.1)의 선택시와 동일하게 나타난다.
도 10은 본 발명의 다른 실시예를 보인 것으로, 도 5의 일실시예와 비교할 때 16개의 셀을 하나의 단위 블록으로 하는 것이 다르며, 추가된 셀을 선택하기 위해 선택신호가 더 추가되었음을 알 수 있다.
즉, 내측선택라인(SL_IN_8)과 외측선택라인(SL_OUT_8)이 추가되었으며, 그 외측선택라인(SL_OUT_8)은 단위메모리부(101)내의 16개의 메모리 셀(NMn.1-NMn.16) 중에서 좌측으로 부터 4개의 셀(NMn.1-NMn.4)과 우측으로 부터 4개의 셀(NMn.13-NMn.16)을 선택할 수 있도록 해주며, 내측선택라인(SL_IN_8)은 나머지 8개의 셀(NMn.5-NMn.12)을 선택할 수 있도록 해준다.
특히, 상기 외측선택라인(SL_OUT_8)은 상기 도 5에 사용된 외측선택라인(SL_OUT)과 같이 단위메모리부(101)에 연결되는 메탈비트라인(MBL[0]),(MBL[1])을 단위메모리부(101)내의 로컬비트라인(LBL)에 연결시키는 역활을 수행함과 동시에 단위메모리부(101)내의 중앙에 위치하는 고정접지단자(GND3)를 셀(NMn.4)과 셀(NMn.13)의 소오스측 로컬비트라인(LBL)에 연결하는 역할을 수행한다.
또한, 도 10에서 메모리 셀 어레이는 단위메모리부(101),(102)에 의해 구분되고, 두 개의 메탈비트라인{MBL[0],MBL[1]},{MBL[2],MBL[3]}이 좌,우의 로컬비트라인(LBL)에 연결되며, 단위메모리부(101),(102)의 각 중앙에 각각의 고정접지단자(GND3),(GND4)를 갖는 구조이므로 선택된 메탈비트라인(MBL)에 선택되지 않은 메탈비트라인(MBL)의 기생콘덴서의 영향이 제거되고, 고정 접지단자(GND3),(GND4)로 인한 가상접지단자(VGND)의 기생 콘덴서 제거효과도 도 5에서와 동일하게 나타난다.
이상에서 상세히 설명한 바와 같이, 본 발명은 각 워드라인에 연결된 메모리 셀 어레이가 소정 개수씩 블록으로 구분되어 있어 다른 블록과 절연상태를 유지하므로 다른 블록의 기생 콘덴서의 영향을 받지 않는 효과가 있다. 또한, 메모리 셀 영역 외부의 접지단자를 메탈콘택을 통해 직접 단위메모리부내에 연결하는 고정접지단자를 사용하므로 패스 트랜지스터를 통해 외부의 접지단자와 연결하는 가상접지형에 비하여 확실한 접지상태를 보장할 수 있는 효과가 있다. 또한, 메탈비트라인을 단위메모리부의 좌,우측단에 배치하고 고정접지단자를 중앙에 배치함으로써 선택되지 않은 메탈비트라인의 기생 콘덴서가 선택된 메탈비트라인에 연결되기 전에 고정접지단자에 의해 차단되어 전기적으로 기생 콘덴서를 확실하게 제거할 수 있는 효과가 있다. 또한, 기생 콘덴서를 제거함으로써 셀의 오프 커런트 값이 이상적인 제로값을 유지하고, 온 커런트 값은 기생 전류경로를 따라 흐르는 누설전류가 발생되지 않아 최대의 전류값을 유지할 수 있는 효과가 있다. 결국, 상기와 같은 이유로 인하여, 셀의 온 커런트 값이 최대값이 되고, 오프 커런트 값은 제로가 되어 온 커런트와 오프 커런트의 차가 커지므로 센싱 시간이 단축되고, 이로 인하여 고속으로 데이터를 리드할 수 있으며, 특히 저전압 메모리에 적용하여 셀의 충분한 온/오프 커런트를 확보할 수 있는 효과가 있다.

Claims (5)

  1. 외부의 접지단자(GND)를 좌,우측의 메탈비트라인(MBL[0]),(MBL[1])에 선택적으로 연결하는 메탈라인접속부(51A)와; 고정접지단자(GND1)를 중심으로 좌우 대칭으로 배열한 셀어레이(51D)내의 단위 셀 중에서 내,외측선택라인(SL_IN),(SL_OUT)에 공급되는 신호에 따라 상기 메탈라인접속부(51A)에 연결되는 셀을 선택하는 내,외측셀 선택부(51B)와; 상기 셀어레이(51D)내의 단위 셀 중에서 좌,우측선택라인(SL_L),(SL_R)에 공급되는 신호에 따라 최종적으로 상기 메탈라인접속부(51A)과 고정접지단자(GND1) 사이에 연결되는 좌측 또는 우측의 셀을 선택하는 좌,우측셀 선택부(51C),(51E)와; 일정 개수의 셀이 하나의 단위 그룹으로 배치되고, 워드라인(WL[0]-WL[N])의 구동에 따라 해당 단위 그룹의 셀을 구동시키는 셀어레이(51D)로 하나의 단위메모리부(51)를 구성한 것을 특징으로 하는 플랫셀 어레이의 온/오프전류비 개선회로.
  2. 제1항에 있어서, 단위메모리부(51)와 동일한 구성을 갖고 그 단위메모리부(51)에 종속적으로 연결되는 다수의 단위메모리부을 더 포함시켜 구성한 것을 특징으로 하는 플랫셀 어레이의 온/오프전류비 개선회로.
  3. 제1항에 있어서, 셀어레이(51D)에서 단위 그룹내 셀의 개수는 2n개(n
    Figure kpo00016
    1인 자연수)로 구성된 것을 특징으로 하는 플랫셀 어레이의 온/오프전류비 개선회로.
  4. 제1항에 있어서, 고정접지단자(GND1)는 메탈비트라인(MBL[0]),(MBL[1])과 연결되는 로컬비트라인(LBL) 중에서 중앙에 위치한 로컬비트라인과 연결되도록 구성한 것을 특징으로 하는 플랫셀 어레이의 온/오프전류비 개선회로.
  5. 제1항에 있어서, 메탈비트라인(MBL[0])은 상기 단위메모리부(51)의 맨 좌측을 기준으로 첫 번째 로컬비트라인과 연결되는 위치에 배치되고, 메탈비트라인(MBL[1])은 상기 단위메모리부(51)의 맨 우측을 기준으로 첫 번째 로컬비트라인과 연결되는 위치에 배치되도록 구성한 것을 특징으로 하는 플랫셀 어레이의 온/오프전류비 개선회로.
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