KR100243002B1 - Method for forming multiple layer metal wiring in semiconductor device - Google Patents

Method for forming multiple layer metal wiring in semiconductor device Download PDF

Info

Publication number
KR100243002B1
KR100243002B1 KR1019970005132A KR19970005132A KR100243002B1 KR 100243002 B1 KR100243002 B1 KR 100243002B1 KR 1019970005132 A KR1019970005132 A KR 1019970005132A KR 19970005132 A KR19970005132 A KR 19970005132A KR 100243002 B1 KR100243002 B1 KR 100243002B1
Authority
KR
South Korea
Prior art keywords
metal
array key
insulating film
key
semiconductor device
Prior art date
Application number
KR1019970005132A
Other languages
Korean (ko)
Other versions
KR19980068507A (en
Inventor
윤강식
윤기석
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019970005132A priority Critical patent/KR100243002B1/en
Publication of KR19980068507A publication Critical patent/KR19980068507A/en
Application granted granted Critical
Publication of KR100243002B1 publication Critical patent/KR100243002B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers

Abstract

본 발명은 반도체소자의 금속배열키 및 그 금속배열키를 이용한 금속배선방법에 관한 것으로, 종래에는 하부금속 및 금속배열키의 상부에 절연막을 증착한 후, 평탄화함으로써 상부금속과 하부금속의 배선을 위한 식각 마스크를 정렬할 때, 그 금속배열키가 보이지 않게 되어 상기 식각 마스크의 정렬이 용이하지 않고, 상기 식각 마스크의 정렬이 정확하게 이루어지지 않으면 하부전극과 상부전극의 접속에 이상이 발생하여 반도체소자를 사용할 수 없게 되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 하부금속과 상부금속의 접속을 위한 식각 마스크의 정렬시에 그 식각 마스크 정렬의 기준이 되는 금속배열키를 노출시키거나 금속배열키의 상부에 얇은 패시베이션을 도포하여, 그 금속배열키의 식별을 용이하게 함으로써, 정확한 식각 마스크의 정렬을 통해 용이하게 다층구조의 반도체소자를 제공함이 가능한 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a metal array key of a semiconductor device and a metal interconnection method using the metal array key. In the related art, an insulating film is deposited on the lower metal and the metal array key and then planarized to interconnect the upper metal and the lower metal. When aligning the etch mask, the metal array keys are not visible, so that the alignment of the etch mask is not easy, and if the etch mask is not aligned correctly, an abnormality occurs in the connection between the lower electrode and the upper electrode. There was a problem that can not be used. In view of the above problems, the present invention exposes a metal array key, which is a reference for alignment of the etch mask during alignment of the etching mask for connecting the lower metal and the upper metal, or applies a thin passivation on the upper portion of the metal array key. By facilitating the identification of the metal array key, it is possible to easily provide a semiconductor device having a multilayer structure through accurate alignment of an etching mask.

Description

반도체소자의 금속배열키 및 그 금속배열키를 이용한 금속배선방법Metal Arrangement Key of Semiconductor Device and Metal Arrangement Method Using Metal Arrangement Key

본 발명은 반도체소자의 금속배열키 및 그 금속배열키를 이용한 금속배선방법에 관한 것으로, 특히 두 개의 금속배열키를 형성하여 그 하나를 다층구조 반도체소자의 하부금속의 형성에 기준으로 사용하고, 다른 하나의 금속배열키를 상층구조와 하층구조의 연결을 위한 식각 마스크 정렬의 기준으로 사용하여 용이하게 다층구조의 반도체소자를 제조하는데 적당한 반도체소자의 금속배열키 및 그 금속배열키를 이용한 금속배선방법에 관한 것이다.The present invention relates to a metal array key of a semiconductor device and a metal interconnection method using the metal array key. In particular, two metal array keys are formed and one of them is used as a reference for forming a lower metal of a multilayer structure semiconductor device. A metal array key of a semiconductor device suitable for manufacturing a semiconductor device having a multi-layer structure by using another metal array key as a reference for etching mask alignment for connection between an upper layer structure and a lower layer structure, and a metal wiring using the metal array key It is about a method.

일반적으로, 다층구조의 반도체소자는 기판에 '+'형으로 형성한 금속배열키를 기준으로 하여 하층 반도체소자의 일부에 하부금속을 증착하고, 그 하부금속의 절연을 위한 절연막을 증착하고, 다음 공정의 편이를 위해 단차를 제거하는 평판화공정을 수행한 후, 상기 '+'형의 그속배열키를 기준으로 하여 식각 마스크를 정렬하여 하부금속과 상층 반도체소자의 연결을 위한 식각 마스크를 정렬한 후, 상기 하층 반도체소자의 하부금속의 상부에 증착한 절연막을 식각하고, 상부금속을 증착함으로써 그 다층구조의 금속배선을 형성하였으며, 이와 같은 종래의 반도체소자의 금속배열키 및 그 금속배열키를 이용한 금속배선방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, a semiconductor device having a multi-layered structure deposits a lower metal on a portion of a lower semiconductor device based on a metal array key formed in a '+' shape on a substrate, and deposits an insulating film for insulation of the lower metal. After the flattening process to remove the step for the convenience of the process, the etch mask is aligned based on the '+' type of its array key to align the etch mask for connecting the lower metal and the upper semiconductor device. Subsequently, the insulating film deposited on the lower metal of the lower semiconductor device is etched and the upper metal is deposited to form the metal wiring of the multilayer structure. The metal array key and the metal array key of the conventional semiconductor device are formed. The metal wiring method used will be described in detail with reference to the accompanying drawings.

도 1은 종래의 반도체소자 금속배열키의 평면도로서, 이에 도시한 바와 같이 기판(10의 상부에 금속을 증착하여 '+'형으로 형성한다. 이와 같이 금속배열키(2)를 '+'형으로 제조하는 것은 이후의 공정에서 그 금속배열키(2)를 기준으로 하여 마스크를 정렬하는 경우 마스크의 정확한 정렬을 도모하기 위한 것이다.1 is a plan view of a conventional semiconductor device metal array key, and as shown therein, a metal is deposited on the substrate 10 to form a '+' type. As described above, the metal array key 2 is formed of a '+' type. In order to achieve the correct alignment of the mask when the mask is aligned on the basis of the metal array key 2 in a subsequent process.

또한, 도 2는 종래의 반도체소자 금속배열키를 이용한 금속배선공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 '+'형으로 형성한 금속배열키(2)를 기준으로 하여 금속식각 마스크(도면생략)를 정렬한 후, 하부금속(3)을 형성하는 단계(도 2a)와; 상기 하부금속(3)과 금속배열키(2)가 형성된 기판(1)의 상부에 상기 하부금속(3) 및 금속배열키의 절연을 위한 절연막(4)을 증착하는 단계(도2b)와; 상기 절연막(4)을 평탄화하는 단계(도2c)와; 상기 평탄화된 절연막(4)의 상부에 식각 마스크를 정렬하여 상기 하부금속(3)의 상부에 증착된 절연막(4)을 식각하는 단계(도2d)와; 상기 식각으로 노출된 하부금속(3)의 상부에 상부금속(5)을 증착하는 단계(도2e)로 구성된다.2 is a cross-sectional view of a metal wiring process using a conventional semiconductor device metal array key, as shown in FIG. 2, based on the metal array key 2 formed in a '+' shape on the substrate 1. Aligning the metal etching mask (not shown), and then forming the lower metal 3 (FIG. 2A); Depositing an insulating film (4) for insulation of the lower metal (3) and the metal array key on the substrate (1) on which the lower metal (3) and the metal array key (2) are formed (FIG. 2B); Planarizing the insulating film 4 (FIG. 2C); Etching an insulating film 4 deposited on the lower metal 3 by aligning an etching mask on the flattened insulating film 4 (FIG. 2D); And depositing the upper metal 5 on top of the lower metal 3 exposed by the etching (Fig. 2e).

이하, 상기와 같이 구성된 종래 반도체소자 금속배열키(2)를 이용한 금속배선방법을 좀더 상세히 설명한다.Hereinafter, a metal wiring method using the conventional semiconductor device metal array key 2 configured as described above will be described in more detail.

먼저, 도 2a에 도시된 바와 같이 기판(1)의 상부에 금속을 증착하여 금속배열키(2)를 형성하고, 금속을 상기 기판(1)의 상부전면에 증착하고, 그 금속의 상부에 포토레지스트를 도포한 후, 그 형성된 금속배열키(2)를 기준으로 하여 금속식각 마스크를 배열 및 노광하여, 기판(1)에 기 형성된 하층 반도체소자의 특정영역에 외부의 신호를 인가 받거나 상층의 반도체소자와의 접속을 위한 하부금속(3)을 증착한다.First, as illustrated in FIG. 2A, metal is deposited on the substrate 1 to form a metal array key 2, metal is deposited on the upper surface of the substrate 1, and a photo is formed on the metal. After applying the resist, the metal etching mask is arrayed and exposed based on the formed metal array key 2 to receive an external signal to a specific region of the lower semiconductor element previously formed on the substrate 1, or the upper layer semiconductor. A bottom metal 3 is deposited for connection with the device.

그 다음, 도 2b에 도시된 바와 같이 상기 금속배열키(2) 및 하부금속(3)이 형성된 기판(1)의 상부에 상기 금속배열키(2) 및 하부금속(3)의 상부를 덮도록 IMD 등의 절연막(4)을 증착한다. 이때, 절연막(4)은 기판(1), 금속배열키(2), 하부금속(3)의 절연을 위한 것이다.Next, as shown in FIG. 2B, the upper portion of the metal array key 2 and the lower metal 3 is covered on the upper portion of the substrate 1 on which the metal array key 2 and the lower metal 3 are formed. An insulating film 4 such as IMD is deposited. In this case, the insulating film 4 is for insulating the substrate 1, the metal array key 2, and the lower metal 3.

그 다음, 도 2c에 도시된 바와 같이 상기 증착된 절연막(4)을 평탄화한다. 이때, 절연막(4)을 평탄화하는 이유는 이후의 공정에서, 마스크를 사용하여 노광하는 경우 평탄화가 되지 않으면 노광으로 형성된 패턴의 신뢰도가 감소하기 때문이다.Then, the deposited insulating film 4 is planarized as shown in Fig. 2C. At this time, the reason why the insulating film 4 is planarized is that in the subsequent step, when the exposure is performed using a mask, the reliability of the pattern formed by exposure decreases if the planarization is not performed.

그 다음, 도 2d에 도시된 바와 같이 상기 평탄화된 절연막(4)의 상부에 포토레지스트(도면생략)를 도포하고, 그 포토레지스트의 상부에 상기 금속배열키(2)를 기준으로 식각 마스크(도면생략)를 정렬 및 노광하여 패턴을 형성한 후, 상기 하부금속(3)의 상부에 증착된 절연막(4)을 식각하여 상기 하부금속(3)을 외부로 노출시킨다. 이때 상기 금속배열키(2)의 상부에 증착된 절연막(4)에 의해 그 금속배열키(2)의 모양이 정확히 보이지 않기 때문에 식각 마스크의 정렬에 상당한 주의가 필요하게 된다.Next, as shown in FIG. 2D, a photoresist (not shown) is applied on the planarized insulating film 4, and an etch mask (drawings) based on the metal array key 2 is applied on the photoresist. After the pattern is formed by aligning and exposing, the insulating layer 4 deposited on the lower metal 3 is etched to expose the lower metal 3 to the outside. At this time, since the shape of the metal array key 2 is not exactly seen by the insulating film 4 deposited on the metal array key 2, considerable care is required in the alignment of the etching mask.

그 다음, 도 2e에 도시된 바와 같이 상기 식각으로 노출된 하부금속(3)의 상부에 상부금속(5)을 증착한다. 상기 상부금속(5)은 다층구조의 반도체소자에서 하층 반도체소자와 상층 반도체소자를 연결하는 역할을 하게 된다.Then, as shown in FIG. 2E, the upper metal 5 is deposited on the upper portion of the lower metal 3 exposed by the etching. The upper metal 5 serves to connect the lower semiconductor device and the upper semiconductor device in a semiconductor device having a multilayer structure.

상기한 바와 같이 종래의 반도체소자의 금속배열키 및 그 금속배열키를 이용한 금속배선방법은 그 하부금속 및 금속배열키의 상부에 절연막을 증착한 후, 평탄화함으로써 상부금속과 하부금속의 배선을 위한 식각 마스크를 정렬할 때, 그 금속배열키가 보이지 않게 되어 상기 식각 마스크의 정렬이 용이하지 않고, 상기 식각 마스크의 정렬이 정확하게 이루어지지 않으면 하부전극과 상부전극의 접속에 이상이 발생하여 반도체소자를 사용할 수 없게 되는 문제점이 있었다.As described above, in the metal array key of the conventional semiconductor device and the metal wiring method using the metal array key, an insulating film is deposited on the lower metal and the metal array key, and then planarized for wiring of the upper metal and the lower metal. When the etching masks are aligned, the metal array keys are not visible so that the alignment of the etching masks is not easy. If the etching masks are not aligned correctly, an abnormality occurs in the connection between the lower electrode and the upper electrode. There was a problem that could not be used.

이와 같은 문제점을 감안한 본 발명은 금속배열키의 패턴을 용이하게 파악하여 하부 금속과 상부 금속의 접합을 위한 식각 마스크의 정렬을 정확하게 실시할 수 있는 반도체 소자의 금속배열키 및 그 금속배열키를 이용한 금속배선방법의 제공에 그 목적이 있다.In view of the above problems, the present invention uses a metal array key and a metal array key of a semiconductor device capable of easily grasping the pattern of the metal array key to accurately align the etching mask for bonding the lower metal and the upper metal. The purpose is to provide a metal wiring method.

도 1은 종래 반도체소자 금속배열키의 평면도.1 is a plan view of a conventional semiconductor device metal array key.

도 2는 종래 반도체소자 금속배열키를 이용한 금속배선공정 수순단면도.2 is a cross-sectional view of a metal wiring process using a conventional semiconductor device metal array key.

도 3은 본 발명에 의한 반도체소자 금속배열키 일실시예의 평면도.3 is a plan view of an embodiment of a semiconductor device metal array key according to the present invention;

도 5는 본 발명에 의한 두 개의 금속배열키를 이용한 금속배선공정 수순단면도.5 is a cross-sectional view of a metal wiring process procedure using two metal array keys according to the present invention.

도 5는 본 발명에 의한 한 개의 금속배열키를 이용한 금속배선공정 수순단면도.5 is a cross-sectional view of a metal wiring process procedure using one metal array key according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1 : 기판2 : 금속배열키1 substrate 2 metal array key

3 : 하부금속4 : 절연막3: lower metal 4: insulating film

5 : 상부금속6 : 패시베이션5: upper metal 6: passivation

상기와 같은 목적은 두 개의 금속배열키를 제조하여 그 중 하나를 하부금속의 형성에 기준으로 사용하고, 절연막을 증착 및 평타화한 후에 다른 하나를 노출시켜 하부금속과 상부금속간의 접속을 위한 식각의 기준으로 사용하거나, 하나의 금속배열키를 제조하고 그 금속배열키를 하부금속의 형성에 기준으로 사용하고, 절연막을 증착 및 평탄화한 후에 그 금속배열키를 노출시킨 후, 그 금속배열키의 상부에 얇은 패시베이션을 증착한 후 하부금속과 상부금속간의 접속을 위한 식각의 기준으로 사용함으로써 달성되는 것으로, 이와 같은 본 발명에 의한 반도체소자의 금속배열키 및 그 금속배열키를 이용한 금속배선방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The purpose of the above is to manufacture two metal array keys and use one of them as a reference for the formation of the lower metal, and to expose the other after depositing and leveling the insulating film to etch the connection between the lower metal and the upper metal. The metal array key is used as a reference, or a metal array key is manufactured and the metal array key is used as a reference for the formation of the underlying metal. After the deposition and planarization of the insulating film, the metal array key is exposed. This is achieved by depositing a thin passivation on the upper side and using it as an etch standard for the connection between the lower metal and the upper metal. The metal array key of the semiconductor device according to the present invention and the metal wiring method using the metal array key When described in detail with reference to the accompanying drawings as follows.

도 3은 본 발명에 의한 반도체소자의 금속배열키의 평면도로서, 기판(1)의 상부에 증착된 두 개의 '+'형 금속으로 구성된다.3 is a plan view of a metal array key of a semiconductor device according to the present invention, and is composed of two '+' type metals deposited on the substrate 1.

또한, 도 4는 본 발명에 의한 두 개의 '+'형 금속배열키를 사용하는 금속배선공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 금속을 증착하여 두 개의 금속배열키(2)를 형성하고, 상기 기판(1)의 상부에 금속을 증착하고, 그 금속의 상부에 포토레지스트(도면생략)의 상부에 상기 금속배열키(2)중 하나를 배열의 기준으로 하여 금속식각 마스크를 배열한 후, 노광하여 상기 기판(1)에 형성된 하층 반도체소자의 일부 영역에 하부금속(3)을 형성하는 단계(도4a)와; 상기 하부금속(3) 및 두 개의 금속배열키(2)가 그 상부에 형성된 기판(1)의 상부에 절연막(4)을 증착하는 단계(도4b)와; 상기 증착된 절연막(4)을 평탄화하는 단계(도2c)와; 상기 절연막(4)의 일부를 식각하여 상기 두 개의 금속배열키(2)중 사용되지 않은 하나의 금속배열키(2)를 노출시키는 단계(도4d)와; 상기 노출된 금속배열키(2)를 기준으로 하여 식각 마스크(도면생략)를 정렬한 후, 상기 하부금속(3)의 상부에 증착된 절연막(4)을 식각하여, 상기 하부금속(3)을 노출시키는 단계(도4e)와; 상기 노출된 하부금속(3) 상부에 상부금속(5)을 증착하는 단계(도4f)로 구성된다.4 is a cross-sectional view of a metal wiring process using two '+' type metal array keys according to the present invention. As shown in FIG. 4, two metal array keys are deposited by depositing a metal on the substrate 1. 2) a metal is deposited on top of the substrate 1, and the metal is etched on the basis of the arrangement of one of the metal array keys 2 on top of the photoresist (not shown) on the top of the metal. Arranging a mask and then exposing to form a lower metal 3 in a portion of the lower semiconductor element formed on the substrate 1 (FIG. 4A); Depositing an insulating film 4 on the substrate 1 on which the lower metal 3 and the two metal array keys 2 are formed (Fig. 4B); Planarizing the deposited insulating film 4 (FIG. 2C); Etching a portion of the insulating film 4 to expose an unused one of the two metal array keys 2 (FIG. 4D); After aligning the etching mask (not shown) based on the exposed metal array key 2, the insulating layer 4 deposited on the lower metal 3 is etched to remove the lower metal 3. Exposing (FIG. 4E); And depositing an upper metal 5 on the exposed lower metal 3 (FIG. 4F).

이하, 상기와 같이 구성된 본 발명에 의한 금속배열키를 이용한 금속배선방법을좀더 상세히 설명한다.Hereinafter, a metal wiring method using the metal array key according to the present invention configured as described above will be described in more detail.

먼저, 도 4a에 도시된 바와 같이 기판(1)의 상부에 금속을 증착하여 두 개의 '+'형 금속배열키(2)를 형성하고, 그 기판(1)의 상부에 금속을 증착하고, 그 금속의 상부에 포토레지스트를 도포한 후, 그 포토레지스트의 상부에 그 두 개의 '+'형 금속배열키(2)중 하나를 기준으로 하여 금속식각 마스크를 정렬하고, 노광한 다음 상기 금속을 식각하여 기판(1)에 기 형성된 하층 반도체소자의 일부영역에 하부금속(3)을 형성한다.First, as shown in FIG. 4A, metal is deposited on the substrate 1 to form two '+' type metal array keys 2, and the metal is deposited on the substrate 1. After applying the photoresist on top of the metal, the metal etching mask is aligned, exposed and then etched on the photoresist based on one of the two '+' type metal array keys (2). As a result, the lower metal 3 is formed in a portion of the lower semiconductor device pre-formed on the substrate 1.

그 다음, 도4b에 도시한 바와 같이 상기 하부금속(3) 및 두 개의 금속배열키(2)가 형성된 기판(1)의 상부에 IMD 등의 절연막(4)을 상기 금속배열키(2) 및 하부금속(3)의 상부를 덮도록 증착한다. 이때, 절연막(4)은 기판(1), 금속배열키(2), 하부금속(3)간의 절연을 목적으로 증착된다.Next, as shown in FIG. 4B, an insulating film 4 such as IMD is placed on the substrate 1 on which the lower metal 3 and the two metal array keys 2 are formed. Deposited to cover the top of the bottom metal (3). At this time, the insulating film 4 is deposited to insulate the substrate 1, the metal array key 2, and the lower metal 3 from each other.

그 다음, 도 4c에 도시된 바와 같이 상기 증착된 절연막(4)의 상부를 평탄화한다. 이때, 절연막(4)을 평탄화하는 이유는 이후의 공정에서, 마스크를 사용하여 노광하는 경우 평탄화가 되지 않으면 노광으로 형성된 패턴의 신뢰도가 감소하기 때문이다.Next, as shown in Fig. 4C, the upper portion of the deposited insulating film 4 is planarized. At this time, the reason why the insulating film 4 is planarized is that in the subsequent step, when the exposure is performed using a mask, the reliability of the pattern formed by exposure decreases if the planarization is not performed.

그 다음, 도 4d에 도시된 바와 같이 포토레지스트를 도포 및 패턴을 형성한 후, 습식식각을 통해 상기 두 개의 금속배열키(2)중 사용되지 않은 금속배열키(2)를 노출시킨다.Then, after the photoresist is applied and the pattern is formed as shown in FIG. 4D, the unused metal array key 2 of the two metal array keys 2 is exposed through wet etching.

그 다음, 도 4e에 도시한 바와 같이 상기 절연막(4)의 상부에 포토레지스트를 도포하고, 그 포토레지스트의 상부에 상기 노출된 금속배열키(2)를 정렬의 기준으로 하는 식각 마스크를 정렬 및 노광한 후, 식각을 통해 상기 하부금속(3)을 노출시킨다.Then, as shown in FIG. 4E, a photoresist is applied on the insulating film 4, and the etch masks are aligned and aligned on the exposed photoresist key 2 on the photoresist. After exposure, the lower metal 3 is exposed through etching.

그 다음, 도 4f에 도시한 바와 같이 상기 노출된 하부금속(3)의 상부에 상부금속(5)을 형성한다. 이때, 상부금속(5)은 다층구조의 반도체소자에서 하층 반도체소자와 상층 반도체소자를 연결하는 역할을 하게 된다.Next, as shown in FIG. 4F, the upper metal 5 is formed on the exposed lower metal 3. At this time, the upper metal 5 serves to connect the lower semiconductor device and the upper semiconductor device in the semiconductor device of the multilayer structure.

또한, 도 5는 본 발명에 의한 하나의 금속배열키를 이용한 금속배선공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 금속을 증착하여 하나의 '+'형 금속배열키(2)를 형성한 후, 상기 금속배열키(2)를 기준으로 하여 하부금속(3)을 형성하는 단계(도5a)와; 상기 하부금속(3)과 금속배열키(2)가 형성된 기판(1)의 상부에 상기 하부금속(3) 및 금속배열키(2)의 절연을 위해 절연막(4)을 증착하는 단계(도5b)와; 상기 절연막(4)을 평탄화하는 단계(도5c)와; 상기 평탄화된 절연막(4)의 일부를 식각하여 상기 금속배열키(2)를 노출시킨 후, 상기 노출된 금속배열키(2)의 상부에 얇은 패시베이션(6)을 증착하는 단계(도5d)와; 상기 패시베이션(6)이 증착된 금속배열키(2)를 기준으로 상기 하부금속(3)의 상부에 증착된 절연막(4)을 식각하여 하부금속(3)을 노출시키는 단계(도5e)와; 상기 노출된 하부금속(3)의 상부에 상부금속(5)을 형성하는 단계(도5f)로 구성된다.FIG. 5 is a cross-sectional view of a metal wiring process using one metal array key according to the present invention. As shown in FIG. 5, one '+' type metal array key 2 is deposited by depositing a metal on the substrate 1. ) And then forming a lower metal 3 based on the metal array key 2 (FIG. 5A); Depositing an insulating film 4 to insulate the lower metal 3 and the metal array key 2 on the substrate 1 on which the lower metal 3 and the metal array key 2 are formed (FIG. 5B). )Wow; Planarizing the insulating film 4 (FIG. 5C); Etching a portion of the planarized insulating film 4 to expose the metal array key 2, and then depositing a thin passivation 6 on the exposed metal array key 2 (FIG. 5D); ; Etching the insulating film 4 deposited on the lower metal 3 based on the metal array key 2 on which the passivation 6 is deposited to expose the lower metal 3 (FIG. 5E); And forming an upper metal 5 on the exposed lower metal 3 (FIG. 5F).

이하, 상기와 같이 구성된 본 발명에 의한 하나의 금속배열키를 이용한 금속배선방법을 좀더 상세히 설명한다.Hereinafter, a metal wiring method using one metal array key according to the present invention configured as described above will be described in more detail.

먼저 도5a에 도시한 바와 같이 기판(1)의 상부에 금속을 증착하여 하나의 '+'형 금속배열키(2)를 형성한 후, 기판(1)의 상부에 금속을 증착하고, 그 금속의 상부에 포토레지스트를 도포하고, 그 포토레지스트의 상부에 상기 금속배열키(2)를 기준으로 하여 금속식각 마스크를 정렬시킨 후, 노광 및 식각하여 상기 기판(1)에 기 형성한 하층 반도체소자 특정영역의 상부에 하부금속(3)을 형성한다.First, as shown in FIG. 5A, a metal is deposited on the substrate 1 to form one '+' type metal array key 2, and then metal is deposited on the substrate 1. A photoresist is applied on the upper portion of the photoresist, the metal etching mask is aligned on the photoresist key 2 on the upper portion of the photoresist, and then exposed and etched to form the lower layer semiconductor element previously formed on the substrate 1. The lower metal 3 is formed on the upper portion of the specific region.

그 다음, 도5b에 도시한 바와 같이 상기 하부금속(3) 및 금속배열키(2)가 형성된 기판(1)의 상부전면에 절연막(4)을 증착한다. 이때, 절연막(4)은 기판(1), 금속배열키(2), 하부금속(3)간의 절연을 목적으로 한다.Next, as shown in FIG. 5B, an insulating film 4 is deposited on the upper surface of the substrate 1 on which the lower metal 3 and the metal array key 2 are formed. At this time, the insulating film 4 is intended to insulate the substrate 1, the metal array key 2, and the lower metal 3 from each other.

그 다음, 도5c에 도시한 바와 같이 상기 증착된 절연막(4)을 평탄화한다. 이때, 절연막(4)을 평탄화하는 이유는 이후의 공정에서, 마스크를 사용하여 노광하는 경우 평탄화가 되지 않으면 노광으로 형성된 패턴의 신뢰도가 감소하기 때문이다.Then, the deposited insulating film 4 is planarized as shown in Fig. 5C. At this time, the reason why the insulating film 4 is planarized is that in the subsequent step, when the exposure is performed using a mask, the reliability of the pattern formed by exposure decreases if the planarization is not performed.

그 다음, 도5d에 도시한 바와 같이 상기 절연막(4)의 일부를 식각하여 상기 금속배열키(2)를 노출시키고, 상기 금속배열키(2)의 상부 및 절연막(4)의 상부에 소자의 보호 등을 목적으로 반도체소자제조의 마지막에 증착하는 패시베이션(6)을 증착한다.Next, as shown in FIG. 5D, a portion of the insulating film 4 is etched to expose the metal array key 2, and the upper portion of the metal array key 2 and the upper portion of the insulating film 4 are exposed. The passivation 6 deposited at the end of semiconductor device fabrication is deposited for the purpose of protection and the like.

그 다음, 도 5e에 도시한 바와 같이 상기 증착된 패시베이션(6)의 상부에 포토레지스트를 도포하고, 그 포토레지스트 상부에 상기 패시베이션(6)이 증착된 금속배열키(2)를 기준으로 하는 식각 마스크를 정렬시키고 노광 및 식각하여 상기 하부금속(3)을 노출시킨다. 상기 얇은 패시베이션(6)을 그 상부에 증착한 금속배열키(2)는 식별이 가능하여 식각 마스크를 정확하게 정렬시킬 수 있다.Next, as shown in FIG. 5E, a photoresist is applied on the deposited passivation 6, and an etching is performed based on the metal array key 2 on which the passivation 6 is deposited on the photoresist. The mask is aligned, exposed and etched to expose the underlying metal 3. The metal array key 2 having the thin passivation 6 deposited thereon can be identified to accurately align the etch mask.

그 다음, 도 5f에 도시한 바와 같이 상기 노출된 하부금속(3)의 상부에 상부금속(5)을 증착시킨다. 이때, 상부금속(5)은 다층구조의 반도체소자에서 하층 반도체소자와 상층 반도체소자를 연결하는 역할을 하게 된다.Next, as shown in FIG. 5F, the upper metal 5 is deposited on the exposed lower metal 3. At this time, the upper metal 5 serves to connect the lower semiconductor device and the upper semiconductor device in the semiconductor device of the multilayer structure.

상기한 바와 같이 본 발명에 의한 반도체소자 금속배열키 및 그 금속배열키를 이용한 금속배선방법은 하부금속과 상부금속의 접속을 위한 식각 마스크의 정렬시에 그 식각 마스크 정렬의 기준이 되는 금속배열키를 노출시키거나 금속배열키의 상부에 얇은 패시베이션을 도포하여, 그 금속배열키의 식별을 용이하게 함으로써, 정확한 식각 마스크의 정렬을 통해 용이하게 다층구조의 반도체소자를 제공함이 가능한 효과가 있다.As described above, in the semiconductor device metal array key and the metal interconnection method using the metal array key according to the present invention, the metal array key as a reference for the alignment of the etching mask when the etching mask is aligned for the connection between the lower metal and the upper metal. By exposing or applying a thin passivation on top of the metal array key to facilitate identification of the metal array key, there is an effect that it is possible to easily provide a semiconductor device of a multi-layer structure through the alignment of the correct etching mask.

Claims (3)

금속을 증착하여 기판의 상부에 두 개의 '+' 형태로 형성하여 된 것을 특징으로 하는 반도체소자의 금속배열키.A metal array key of a semiconductor device, characterized in that formed by depositing a metal in the form of two '+' on top of the substrate. 기판의 상부에 금속을 증착하여 두 개의 금속배열키를 형성하고, 상기 금속배열키중 하나를 기준으로 하여 상기 기판에 기 형성된 하층 반도체소자의 일부 영역에 하부금속을 형성하는 단계와; 상기 하부금속 및 두 개의 금속배열키가 그 상부에 형성된 기판의 상부에 절연막을 증착하는 단계와; 상기 증착된 절연막을 평탄화하는 단계와; 상기 절연막의 일부를 식각하여 상기 두 개의 금속배열키중 사용되지 않은 하나의 금속배열키를 노출시키는 단계와; 상기 노출된 금속배열키를 기준으로 하여 식각 마스크를 정렬한 후, 상기 하부금속의 상부에 증착된 절연막을 식각하여, 상기 하부금속을 노출시키는 단계와; 상기 노출된 하부금속의 상부에 상부금속을 증착하는 단계로 이루어 진 것을 특징으로 하는 금속배열키를 이용한 금속배선방법.Depositing a metal on an upper portion of the substrate to form two metal array keys, and forming a lower metal on a portion of a lower semiconductor device previously formed on the substrate based on one of the metal array keys; Depositing an insulating film on an upper portion of the substrate on which the lower metal and the two metal array keys are formed; Planarizing the deposited insulating film; Etching a portion of the insulating film to expose an unused metal array key of the two metal array keys; Arranging an etch mask based on the exposed metal array key, and etching the insulating layer deposited on the lower metal to expose the lower metal; The metal wiring method using a metal array key, characterized in that the step of depositing the upper metal on the exposed lower metal. 기판의 상부에 금속을 증착하여 하나의 '+'형 금속배열키를 형성한 후, 상기 금속배열키를 기준으로 하여 하부금속을 형성하는 단계와; 상기 하부금속과 금속배열키가 형성된 기판의 상부에 상기 하부금속 및 금속배열키의 절연을 위해 절연막을 증착하는 단계와; 상기 절연막을 평탄화하는 단계와; 상기 평탄화된 절연막의 일부를 식각하여 상기 금속배열키를 노출시킨 후, 상기 노출된 금속배열키 및 절연막 상부전면에 얇은 패시베이션을 증착하는 단계와; 상기 패시베이션이 증착된 금속배열키를 기준으로 상기 하부금속의 상부에 증착된 절연막을 식각하여 하부금속을 노출시키는 단계와; 상기 노출된 하부금속의 상부에 상부금속을 형성하는 단계로 이루어진 것을 특징으로 하는 금속배열키를 이용한 금속배선방법.Depositing a metal on top of the substrate to form one '+' type metal array key, and then forming a bottom metal based on the metal array key; Depositing an insulating film on an upper portion of the substrate on which the lower metal and the metal array key are formed to insulate the lower metal and the metal array key; Planarizing the insulating film; Etching a portion of the planarized insulating film to expose the metal array key, and then depositing a thin passivation on the exposed metal array key and the upper surface of the insulating film; Etching the insulating film deposited on the lower metal based on the passivation-deposited metal array key to expose the lower metal; And forming an upper metal on the exposed lower metal.
KR1019970005132A 1997-02-20 1997-02-20 Method for forming multiple layer metal wiring in semiconductor device KR100243002B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970005132A KR100243002B1 (en) 1997-02-20 1997-02-20 Method for forming multiple layer metal wiring in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970005132A KR100243002B1 (en) 1997-02-20 1997-02-20 Method for forming multiple layer metal wiring in semiconductor device

Publications (2)

Publication Number Publication Date
KR19980068507A KR19980068507A (en) 1998-10-26
KR100243002B1 true KR100243002B1 (en) 2000-03-02

Family

ID=19497518

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970005132A KR100243002B1 (en) 1997-02-20 1997-02-20 Method for forming multiple layer metal wiring in semiconductor device

Country Status (1)

Country Link
KR (1) KR100243002B1 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03212923A (en) * 1990-01-18 1991-09-18 Fujitsu Ltd Forming method of tin-film multilayer substrate

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03212923A (en) * 1990-01-18 1991-09-18 Fujitsu Ltd Forming method of tin-film multilayer substrate

Also Published As

Publication number Publication date
KR19980068507A (en) 1998-10-26

Similar Documents

Publication Publication Date Title
US7285867B2 (en) Wiring structure on semiconductor substrate and method of fabricating the same
US7274097B2 (en) Semiconductor package including redistribution pattern and method of manufacturing the same
JP2916905B2 (en) Semiconductor element wiring forming method
EP0175604B1 (en) A process for forming vias on integrated circuits
US6960492B1 (en) Semiconductor device having multilayer wiring and manufacturing method therefor
JP2502935B2 (en) Highly integrated semiconductor device manufacturing method
KR100243002B1 (en) Method for forming multiple layer metal wiring in semiconductor device
JPH0669351A (en) Manufacture of contact of multilayer metal interconnection structure
JP4227727B2 (en) Method for forming overlay vernier of semiconductor element
JPH1174174A (en) Manufacture of semiconductor device
JP2001024056A (en) Multi-layered wiring device for semiconductor device, and manufacture thereof
JP3040500B2 (en) Method for manufacturing semiconductor device
KR100499399B1 (en) Manufacturing Method of Stacked Via Contact
JP3028279B2 (en) Method for forming via contact of semiconductor device
KR100340858B1 (en) Method for fabricating metal interconnection of semiconductor device
JPH04260328A (en) Manufacture of semiconductor device
KR100265991B1 (en) Manufacture of semiconductor device
KR100395907B1 (en) Method for forming the line of semiconductor device
US6383930B1 (en) Method to eliminate copper CMP residue of an alignment mark for damascene processes
KR100313604B1 (en) Method of planarizing an insulating layer in semiconductor devices
KR960011250B1 (en) Semiconductor contact device manufacturing method
JPH0936222A (en) Semiconductor device and its manufacture
KR20020086098A (en) a contact structure for interconnecting multi-level wires and a method for forming the same
JPS6134956A (en) Method for forming wiring layer
JPS6065548A (en) Forming method for multilayer interconnection

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20071025

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee