KR100240865B1

KR100240865B1 - 반도체 메모리 장치의 atd 회로

Info

Publication number: KR100240865B1
Application number: KR1019960066430A
Authority: KR
Inventors: 정휘택; 이승근
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-12-16
Filing date: 1996-12-16
Publication date: 2000-01-15
Also published as: KR19980047904A

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 독출 동작시 낮은 동작 전압에서 동작 전압에 비해 높은 전압레벨이 요구되는 독출전압을 높게 부스팅하는 반도체 메모리 장치의 ATD 회로에 관한 것으로써, 본 발명은 외부로부터 인가되는 어드레스를 입력받아 소정 주기를 갖는 제1신호를 출력하는 ATD 신호 발생부와; 상기 제1신호를 입력받아, 전원전압이 미리 설정된 전압레벨 이하의 제1구간에 존재하는 동안 상기 제1신호가 소정시간 지연된 제2신호를 출력하고 상기 전원전압이 미리 설정된 전압 레벨 이상의 제2구간에 존재하는 동안 외부로부터 인가되는 적어도 하나 이상의 제어신호들에 응답하여 상기 제1구간동안 지연된 시간에 비해 소정시간 더 지연된 상기 제2신호를 출력하는 지연부로 이루어졌다. 이로써, 전원전압 레벨이 미리 설정된 전압레벨 이상 높아진 제2구간 영역에서 부스팅되는 워드라인의 전압이 낮아져 셀 전류가 작게 흐르더라도 센스 엠프의 제어 신호인 ATD 회로로부터 출력되는 펄스의 폭을 제2지연수단을 통해 넓게 함으로써 독출 동작시 센싱 마진을 확보할 수 있게 되었다.

Description

반도체 메모리 장치의 ATD 회로.(a circuit of Address Transition Detection of semiconductor memory device)

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 독출 동작시 낮은 동작 전압에서 동작 전압에 비해 높은 전압레벨이 요구되는 독출전압을 높게 부스팅하는 반도체 메모리 장치의 ATD 회로에 관한 것이다.

최근의 반도체 메모리 장치 기술의 눈부신 발전으로 인해 고집적화 및 저소비 전력화가 점차 가속화되고 있다. 이에따라, 반도체 메모리 장치에서 사용되는 전원전압(VCC) 역시 낮아지는 경향을 보이고 있다. 그러나, 전원전압(VCC)이 낮아짐에 따라 종래와는 달리 전원전압(VCC)이 메모리 셀의 문턱전압(threshole voltage)에 비해 낮은 경우, '온' 또는 '오프' 상태의 메모리 셀(memory voltage)에 비해 낮은 경우, '온' 또는 '오프' 상태의 메모리 셀(memory cell)이 턴-온(turn-on)되지 못하는 문제가 발생되었다. 이로인해, 메모리 셀에 저장된 데이터를 감지하기 위해, 상기 메모리 셀의 게이트 단자에 연결된 워드 라인에 인가되는 독출전압(read voltage)을 전원전압(VCC)에 비해 높은 전압레벨로 펌핑(pumping)하거나 부스팅(boosting)시켜 메모리 셀에 저장된 데이터를 독출해야 할 필요성이 생겼다. 워드 라인으로 인가되는 독출 전압을 전원전압에 비해 높은 전압레벨로 펌핑하거나 부스팅하는 방법은 이 분야의 지식을 가진자에게 있어 잘 알려진 내용이므로 여기서는 자세한 설명은 생략하기로 한다. 단지, 본 발명의 이해를 돕기 위해 부스팅 장치를 개념적으로 설명하면 다음과 같다.

도면에는 도시되지 않았지만, 전원전압에 비해 높은 전압레벨로 부스팅하고자 하는 노드의, 즉, 독출 동작이 수행되는 동안, 워드 라인으로 인가되는 독출전압(read voltage)이 출력되는 단자를, 먼저, 전원전압(VCC)으로 프리챠지시킨다. 여기서 상기 출력단자와 접지전압이 인가되는 접지단자 사이에는 로드 커패시터(load capacitor, Cl)가 연결되어 있기 때문에 상기 전원전압이 상기 로드 커패시터(Cl)에 챠지되어 있는 상태이다. 이후, ATD 회로로부터 출력된 펄스 또는 기타 내부적으로 발생된 펄스를 이용하여 전원전압의 전압레벨을 부스팅 커패시터(Cb)에 챠지시키게 된다. 이로써, 상기 부스팅 커패시터(Cb)와 부스팅될 노드의 상기 로드 커패시터(Cl)의 챠지 세어링(charge sharing)에 의해 전원전압 레벨 이상으로 독출전압을 부스팅시킬 수 있다. 이를 간단히 수학식으로 표현하면 아래의 수학식 1과 같다.

[수학식 1]

따라서, 수학식 1과 같이 부스팅되는 전압레벨은 전원전압(VCC)이 높아질수록 상대적으로 훨씬 더 높아지게 된다. 그러나, 전원전압(VCC)의 증가에 따라 부스팅되는 워드라인의 전압 즉, 독출전압이 계속 높아질 경우 메모리 셀의 게이트 단자에 가해지는 스트레스(gate stress)가 커지게 된다. 이로인해, '오프 셀'(문턱전압이 높은 셀)이 턴-온 되어 '온 셀'로 읽혀지게 되어 잘못된 데이터의 독출동작이 발생할 수도 있게 된ㄷ. 즉, 상기 '오프 셀'은, 통상적으로, 독출전압이 인가될 경우 채널이 부도통되어 상기 채널을 통해 빠지는 전류가 없기 때문에 정상적인 독출동작에 의해 '오프 셀'로 판단된다. 하지만, 과도한 독출전압이 워드 라인으로 인가될 경우 채널이 도통되어 상기 채널을 통해 빠지는 전류가 생기게 되어, '오프 셀'을 '온 셀'로 판단하는, 오동작이 발생할 수 있다.

그리고, 부스팅되는 워드 라인의 독출 전압이 미리 설정된(예정된) 전압 레벨 이상으로 올라가지 못하도록 하기 위해, 도면에는 도시되지 않았지만, 전원전압 감지회로(VCC detector)를 이용한다. 따라서, 상기 전원전압 감지회로를 통해 전원전압이 미리 설정된 레벨 이상으로 올라갈 경우, ATD 회로로부터 발생된 펄스 또는 기타 내부적으로 발생된 펄스를 이용하여 부스팅에 사용되는 부스팅 커패시터를 줄이는 방법을 사용하게 된다. 통상적으로, 부스팅 커패시터는 전원전압에 비해 높은 전압 레벨로 상기 전원전압을 부스팅하기 위해 사용되며, 보다 높은 전압 레벨을 얻기 위해서는 여러개의 부스팅 커패시터들을 사용하게 된다. 상기한 부스팅 방법은 " A 2.7V only 8Mb×16 NOR Flash Memory, 1996 VLSI, Circuits Symposium"에 자세히 설명되어 있다.

그리고, 근래의 비동기식 반도체 메모리 장치에서는 내부 회로의 클럭을 발생하기 위해 어드레스 신호의 변화를 검출하여 펄스를 발생시키는 ATD 회로를 사용하고 있다. 상기 ATD 회로를 사용하는 이유는, 주로, ATD 회로에서 출력되는 펄스를 이용하여 칩 내부의 센스 엠프 및 각종 회로들을 구동시킴으로써 소비전력을 감소시킬 수 있고, 뿐만아니라 신호 전송의 고속화를 달성할 수 있기 때문이다. 그리고, 제1도에는 전원전압의 증가에 따라 부스팅되는 워드 라인 전압의 변화를 보여주는 도면이 도시되어 있다.

그러나 상술한 바와 같은 종래 기술에 따른 ATD 회로에 의하면, 전원전압의 증가에 따라 부스팅되는 워드 라인의 전압 레벨이, 제1도에 도시된 바와 같이, 불연속적이 된다. 다시 말해서, 전원전압 증가에 따라 메모리 셀의 채널을 통해 흐르는 셀 전류(cell current)가 증가하다가 미리 설정된 전원전압 레벨에서 다시 상기 셀 전류가 감소하였다가 다시 증가하는 현상이 생기게 된다. 따라서, ATD 회로와 같은 노멀한 로직 게이트들로 구성된 회로는 전원전압의 레벨의 증가함에 따라 속도가 빨라지게 되며, 각종 펄스의 폭이, 일반적으로, 줄어들게 된다. 이로인해, 부스팅되는 워드 라인의 전압이 불연속점을 갖는 시점에서 보면, 셀 전류는 줄어드는 반면에 센스 엠프를 제어하기 위한, ATD 회로로부터 출력되는, 펄스의 폭이 좁아지게 되어 센싱 마진이 감소하게 된다. 이로써, 반도체 메모리 장치의 독출 동작시 잘못된 데이터를 센싱하는 즉, 오동작하는 문제점이 생겼다.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 독출 동작시 낮은 동작 전압에서 상기 동작 전압에 비해 높은 전압레벨이 요구되는 독출전압을 부스팅하는 반도체 메모리 장치에 있어서, 센스 엠프 및 각종 회로를 제어하는 펄스의 폭을 전원전압의 변화에 관계없이 일정하게 유지함으로써 데이터 센싱시 센싱 마진을 확보할 수 있는 반도체 메모리 장치의 ATD 회로를 제고하는데 있다.

제1도는 전원전압 증가에 따라 부스팅되는 워드라인 전압을 보여주는 도면.

제2도는 본 발명에 따른 반도체 메모리 장치의 ATD 회로의 구성을 보여주는 블록도.

제3도는 본 발명의 바람직한 일 실시예에 따른 반도체 메모리 장치의 ATD 회로를 보여주는 회로도.

제4도는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 ATD 회로를 보여주는 회로도.

제5도는 전원전압 감지회로 및 부스팅회로의 구성을 보여주는 블록도.

* 도면의 주요부분에 대한 부호 설명

100 : ATD 신호 발생부 120 : 제1지연수단

140 : 제2지연수단 160 : 디코딩수단

200 : 지연수단 300 : 전원전압 감지회로

400 : 부스팅회로

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 외부로부터 인가되는 어드레스를 입력받아 소정 주기를 갖는 제1신호를 출력하는 ATD 신호 발생부와; 상기 제1신호를 입력받아, 전원전압이 미리 설정된 전압레벨 이하의 제1구간에 존재하는 동안 상기 제1신호와 소정시간 지연된 제2신호를 출력하고 상기 전원전압이 미리 설정된 전압 레벨 이상의 제2구간에 존재하는 동안 외부로부터 인가되는 적어도 하나 이상의 제어신호들에 응답하여 상기 제1구간동안 지연된 시간에 비해 소정시간 더 지연된 상기 제2신호를 출력하는 지연부를 포함한다.

이 실시예에 있어서, 상기 지연부는, 상기 ATD 신호 발생부로부터 출력된 상기 제1신호를 입력받아, 이를 소정시간 지연시킨 제1지연신호를 출력하는 제1지연수단과; 상기 제1지연수단으로부터 출력된 상기 제1지연신호를 입력받아, 적어도 하나 이상의 제어신호들에 응답하여 상기 제1지연신호에 비해 소정기간 지연된 적어도 하나 이상의 제2지연신호들을 출력하는 제2지연수단과; 상기 제1및 제2지연수단들로부터 각각 출력된 상기 제1지연신호 및 적어도 하나 이상의 상기 제2지연신호들을 입력받아, 이를 디코딩한 상기 제2신호를 출력하는 디코딩수단으로 구성된다.

이 실시예에 있어서, 상기 제2지연수단은 전원전압이 미리 설정된 적어도 하나 이상의 전압레벨 구간으로 설정될 경우 이에 대응되는 적어도 하나 이상의 서브 지연수단들로 구성된다.

이 실시예에 있어서, 상기 제2지연수단의 각 서로 지연수단은, 각각 대응되는 전단으로부터 출력되는 소정 신호를 입력받아 이의 위상을 반전시켜 출력하는 반전수단과; 상기 반전수단과 노드 1사이에 연결된 저항수단과; 상기 노드 1과 접지전압이 인가되는 접지단자 사이에 연결된 커패시터 수단과; 외부로부터 인가되는 소정의 제어신호와 상기 저항수단 및 상기 커패시터 수단을 통해 출력되는 소정 신호에 응답하여 소정의 제2지연신호를 출력하는 디코딩수단으로 구성된다.

이 실시예에 있어서, 상기 각 서로 지연수단의 각 디코딩수단은 낸드게이트로 구성된다.

이 실시예에 있어서, 상기 디코딩수단은, 상기 제1및 제2지연수단들에 응답하여 디코딩된 상기 제2신호를 출력하는 낸드게이트로 구성된다.

이 실시예에 있어서, 상기 지연부는, 상기 ATD 신호 발생부로부터 출력된 상기 제1신호를 입력받아, 이를 소정시간 지연시킨 제1지연신호를 출력하는 제1지연수단과; 상기 제1지연수단의 출력단과 상기 제어신호가 인가되는 입력단자에 각각 입력단자가 연결된 낸드 게이트와; 상기 낸드 게이트의 출력단과 노드2 사이에 연결된 인버터와; 상기 노드2와 노드3 사이에 연결된 저항 수단과; 상기 노드3과 상기 접지단자 사이에 연결된 커패시터 수단과; 상기 노드 3과 노드 4 사이에 연결된 인버터와; 상기 낸드 게이트의 출력단과 상기 노드 4에 각 입력단자가 연결된 낸드 게이트와; 상기 제1및 제2 지연수단들의 각 출력단에 각 입력단자가 연결된 NOR 게이트로 구성된다.

이 실시예에 있어서, 상기 ATD 회로는 상기 전원전압의 전압레벨을 감지하여, 미리 설정된 전압 레벨 이하의 구간 동안 모두 인에블된 소정의 제어신호들을 출력하고, 상기 미리 예정된 레벨 이상의 구간 동안 적오도 어느 하나가 디세이블된 소저의 제어신호들을 출력하는 전원전압 감지회로를 더 포함한다.

본 발명의 다른 특징에 의하면, 외부로부터 인가되는 어드레스를 입력받아 소정 주기를 갖는 제1신호를 출력하는 ATD 신호 발생수단과; 상기 ATD 신호 발생수단으로부터 출력된 제1신호를 입력받아, 이를 소정시간 지연시킨 제1지연신호를 출력하는 제1지연수단과; 상기 제1지연수단으로부터 출력된 상기 제1지연신호를 입력받아, 외부로부터 인가되는 제어신호에 응답하여 상기 제1지연신호에 비해 소정기간 지연된 제2지연신호를 출력하는 제2지연수단과; 상기 제1 및 제2지연수단들로부터 각각 출력된 상기 제1 및 제2지연신호들을 입력받아, 이를 디코딩한 소정 주기를 갖는 제2신호를 출력하는 디코딩수단을 포함한다.

이와 같은 회로에 의해서, 미리 설정된 전압레벨 이상의 구간에 전원전압이 존재할 경우 지연수단을 통해 ATD 회로로부터 출력되는 펄스의 폭을 넓게 할 수 있고, 이로써 독출 동작시 센싱마진을 확보할 수 있다.

이하, 본 발명의 실시예에 따른 참조도면 제2도 내지 제5도에 의거하여 상세히 설명한다.

제2도에 도시된 본 발명에 따른 ATD 회로는, 독출 동작시 낮은 동작전압에서 메모리 셀의 게이트 단자로 인가되는 독출전압을 상기 동작전압에 비해 높은 전압레벨로 부스팅하는 경우, 미리 예정된 전압레벨 이상의 구간에 전원전압이 존재할 경우 ATD 회로로부터 출력되는 펄스의 폭을 넓게함으로써 데이터 센싱 동작시 센싱 마진을 좋게하기 위한 것이다. 종래의 경우, 전원전압의 증가에 따라 부스팅되는 워드 라인의 전압 레벨이, 제1도에 도시된 바와 같이, 불연속적이 된다. 즉, 전원전압의 증가에 따라 셀 전류가 증가하다가 미리 설정된 전원전압 이상에서는 다시 셀전류가 감소하였다가 다시 증가하는 현상이 생기게 된다.

따라서, ATD 회로와 같은 노멀한 로직 게이트들로 구성된 회로는 전원전압의 레벨이 증가함에 따라 속도가 빨라지게 되며, 각종 펄스의 폭이, 일반적으로, 줄어들게 된다. 이로인해, 부스팅되는 워드 라인의 전압이 불연속점을 갖는 시점에서 보면, 셀 전류는 줄어드는 반면에 센스 엠프를 제어하기 위한, ATD 회로로부터 출력되는, 펄스의 폭이 좁아지게 되어 잘못된 데이터를 센싱하게 되는 문제점이 생겼다. 따라서, 미리 설정된 전압레벨 이상의 구간 동안만 인에블되는, 본 발명에 따른, 지연부(200)의 제2지연수단(140)을 통해 펄스의 폭을 넓혀줌으로써 데이터 센싱 동작시 센싱 마진을 확보할 수 있게 되었다.

제2도에는 본 발명에 따른 반도체 메모리 장치의 ATD 회로의 구성을 보여주는 블록도가 도시되어 있다.

제2도를 참조하면, 본 발명에 따른 ATD 회로는 ATD 신호 발생부(100)와 지연부(200)로 구성되어 있다. 상기 ATD 신호 발생부(100)는 외부로부터 인가되는 어드레스(Address)를 입력받아 소정 주기를 갖는 제1신호(In_pulse)를 출력한다. 상기 지연부(200)는 상기 제1신호(In_pulse)를 입력받아, 전원전압(VCC)이 미리 설정된 전압 레벨 이하의 제1구간에 존재하는 동안 상기 제1신호(In_pulse)가 소정시간 지연된 제2신호(Out_pulse)를 출력한다.

그리고, 상기 전원전압(VCC)이 상기 미리 설정된 전압 레벨 이상의 제2구간에 존재하는 동안 외부로부터 인가되는 적어도 하나 이상의 제어신호들(VDBDn)(여기서, n은 양의 정수)에 응답하여 상기 제1구간 동안 지연된 시간에 비해 소정시간 더 지연된, 즉 펄스의 폭이 더 넓어진, 상기 제2신호(Out_pulse)를 출력한다. 여기서, 상기 지연부(200)는 제1지연수단(120), 복수개의 서브지연수단들(SDn)로 이루어진 제2지연수단(140), 그리고 디코딩수단(160)으로 구성되어 있다.

상기 제1지연수단(120)은 상기 ATD 신호 발생부(100)로부터 출력된 상기 제1신호(In_pulse)를 입력받아, 이를 소정시간 지연시킨 제1지연신호(D_pulse)를 출력한다. 상기 제2지연수단(140)은 상기 제1지연수단(120)으로부터 출력된 상기 제1지연신호(D_pulse)를 입력받아, 적어도 하나 이상의 상기 제어신호들(SDn)에 응답하여 상기 제1지연신호(D_pulse)에 비해 소정기간 더 지연된 적어도 하나 이상의 제2지연신호들(SD_pulse n)을 출력한다.

그리고, 상기 디코딩수단(160)은 상기 제1 및 제2지연수단들(120, 140)로부터 각각 출력된 상기 제1지연신호(D_pulse) 및 적어도 하나 이상의 상기 제2지연신호들(SD_pulse n)을 입력받아, 이를 디코딩한 상기 제2신호(Out_pulse)를 출력한다. 여기서, 상기 제2지연수단(140)은 미리 설정된 전압레벨 구간이 적어도 하나 이상 설정될 경우 이에 대응되는 적어도 하나 이상의 서브지연수단들(SDn)로 구성될 수 있다. 즉, 제2도에 도시된 바와 같이, 제2지연수단(140)은 각각 전단의 출력을 입력받아, 외부로부터 인가되는, 미도시된 전원전압 감지회로로부터 출력되는, 각 제어신호(VDBDn)에 응답하여 각각 전단으로부터 출력된 소정의 각 신호를 각각 소정시간 더 지연시켜 출력한다.

제3도에는 본 발명의 바람직한 일 실시예에 따른 반도체 메모리 장치의 ATD 회로를 보여주는 회로도가 도시되어 있다.

제3도에 도시된 ATD 회로(Address Transition Detection circuit)는 ATD 신호발생부(100), 제1지연수단(120), 제2지연수단(140), 그리고 디코딩수단(160)으로 구성되어 있다. 상기 ATD 신호 발생부(100)는 외부로부터 인가되는 어드레스(Address)를 입력받아 소정 주기를 갖는 제1신호(In_pulse)를 출력한다. 제1지연수단(120)은 상기 ATD 신호 발생부(100)로부터 출력된 상기 제1신호(In_pulse)를 입력받아, 이를 소정시간 지연시킨 제1지연신호(D_pulse)를 출력한다.

그리고, 제2지연수단(140)은 상기 제1지연수단(120)으로부터 출력된 상기 제1지연신호(D_pulse)를 입력받아, 외부로부터 인가되는 제어신호(VDBD)에 응답하여 상기 제1지연신호(D_pulse)에 비해 소정기간 더 지연된 제2지연신호(SD_pulse)를 출력한다. 여기서, 상기 제2지연수단(140)은 인버터(141), 저항(142), 그리고 낸드게이트(143)로 이루어지며, 상기 낸드게이트(143)는 상기 인버터(141)와 저항(142)을 통한 상기 제1지연신호(D_pulse)를 일단자로 입력받아 하이 레벨(hihg level) 또는 로우 레벨(low level)의 상기 제어신호(VDBD)에 레벨에 따라 상기 제2지연신호(SD_pulse)를 출력하게 된다.

상기 제2지연수단(140)은, 본 발명의 일시이예로써, 하나의 지연수단으로 구성하였지만 미리 설정된 전압 레벨이 좀 더 세밀하게 구분될 경우, 제2도에 도시된 바와 같이, 그에 대응되는 지연수단들을 더 구비하는 것은 자명한 사실이다. 그리고, 상기 디코딩수단(160)은 상기 제1 및 제2지연수단들(120, 140)로부터 각각 출력된 상기 제1 및 제2 지연신호들(D_pulse, SD_pulse)을 디코딩하여 소정 주기를 갖는 제2신호(Out_pulse)를 출력한다. 상기 디코딩수단(160)은 상기 제1 및 제2지연신호들(D_pulse, SD_pulse)을 디코딩하기 위한 낸드게이트로 이루어졌다.

제4도에서는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 ATD 회로를 보여주는 회로도가 도시되어 있다.

제4도를 참조하면, 본 발명에 따른 다른 실시예에 따른 ATD 회로의 지연부(200)는 복수개의 낸드 게이트(145, 150)와 복수개의 인버터들(146, 149), 저항(147), 커패시터(148), 그리고 NOR 게이트(16)로 이루어졌다. 이와 같이, 일 실시예와 동일한 기능을 갖도록 다른 로직 소자들을 이용하여 구현할 수 있다. 이러한 사실은 이 분야의 지식을 지닌 자에게는 자명한 사실이다.

제5도에는 본 발명의 제2지연수단으로 인가되는 적어도 하나 이상의 제어신호들을 발생하는 회로의 기본 개념을 보여주는 도면이 도시되어 있다. 제4도에 도시된 전원전압 감지회로(300)는 전원전압의 전압레벨을 감지하여, 미리 설정된 전압레벨 이하의 제1구간 동안 인에블된 제어신호들(OB1, OB2)을 출력하고, 상기 미리 설정된 전압 레벨 이상의 제2구간 동안 적어도 하나 이상 디세이블된 소정의 제어신호(OB1, 이하 VDBD로 칭함)를 출력한다. 그리고, 부스팅회로(400)는 독출동작시 메모리 셀의 게이트 단자로 인가되는 워드 라인 전압을 전원전압에 비해 소정레벨 높게 부스팅하기 위한 것이다.

도면에는 도시되지 않았지만 상기 부스팅회로(400)는, 통상적으로 먼저 상기 워드 라인 전압이 출력되는 단자를 전원전압(VCC)으로 프리챠지하게 되며 이때, 상기 단자와 접지전압(VSS)이 인가되는 접지단자 사이에는 로드 커패시터(또는 프리챠지 커패시터)가 연결되어 있기 때문에 상기 전원전압을 챠지하게 된다. 이후, 상기 전원전압 감지회로(300)로부터 출력되는 제어신호들(OB1, OB2)에 의해 부스팅 커패시터들에 전원전압이 챠지되며, 이로써 상기 로드 및 부스팅 커패시터들의 챠지 세어링에 의해 전원전압을 원하는 전압 레벨의 워드 라인 전압으로 부스팅할 수 있다.

본 발명에 따른 참조도면 제2도 내지 제5도 그리고 제1도에 의거하여 동작을 설명하면 다음과 같다. 본 발명의 개념은 전원전압 레벨이 미리 설정된 전압 레벨 이상 올라가게 될 경우, 이때의 전원전압 레벨을 검출하여 부스팅되는 워드라인의 독출 전압을 낮추기 위해 부스팅 커패시터의 일부를 디세이블시키는 신호를 이용함에 있다.

먼저, 미리 설정된 전원전압 영역을 제1구간이라하고, 전원전압 레벨이 미리 설정된 전압레벨 이상으로 부스팅되는 워드 라인 전압을 낮추기 위해 제5도에 도시된 부스팅회로(400)의 부스팅 커패시터들(미도시된)의 일부를 디세이블시키는 전원전압 영역을 제2구간이라 하자. 이때, 전원전압 레벨을 검출하여 부스팅 커패시터들의 일부를 디세이블시키는 제어신호(VDBD, VCC Detect Boost Disable)는 제어신호 OB2와 동일한 신호이다. 상술한 바와 같이 전원전압 레벨이 미리 설정된 전압 레벨 이하인 제1구간에서는 제1지연수단(120)만 인에이블되어 디코딩수단(160)을 통해 ATD 신호 발생부(100)로부터 출력된 펄스(In_pulse)가 출력된다.

이때, 제2지연수단(140)은 외부로부터 인가되는 제어신호(VDBD)에 의해 디세이블된 상태이다. 상기 제어신호(VDBD)는 제5도에 도시된 전원전압 감지회로(300)로 부터 출력되는 제어신호들(OB1, OB2) 중 디세이블된 제어신호(OB2)이다. 예컨대, 상기 제2지연수단(140) 내에는 일 입력이 상기 제어신호(VDBD)인 낸드게이트 로직(143)이 있어 제2지연수단(140)의 인에이블 또는 디세이블이 가능하도록 하며, VDBD 신호는 제1구간에서는 로우 레벨(low level)이고 제2구간에서는 하이 레벨(high level)로 인가된다.

따라서 제1구간 영역에서는 VDBD 신호가 로우 레벨이 되어 제1지연수단(120)만 인에이블되고, 제2지연수단(140)은 디세이블된다. 부스팅 커패시터의 일부를 디세이블하게 되는 미리 설정된 전압 레벨 이상인 제2구간 영역에서는 VDBD신호는 하이 레벨로 되어 제1지연수단(120)은 물론이고 제2지연수단(140)도 사용되어 ATD 회로로부터 출력되는 펄수의 폭을 넓히게 되며, 전원전압의 증가에 따른 지연 펄스의 폭 감소를 상쇄내지는 보상할 수 있게 된다.

따라서, 본 발명에서는 전원전압 레벨이 미리 설정된 레벨 이상 높아진 제2구간에서 부스팅되는 워드 라인의 전압이 낮아져 셀 전류가 작게 흐르더라도, 센스 엠프의 제어 신호로 사용되는, ATD 회로 내의 제2지연수단(140)을 통해 펄스의 폭을 넓게 함으로써 독출 동작시 센싱 마진을 좋게할 수 있다.

상기한 바와 같이, 본 발명에서는 전원전압 레벨이 미리 설정된 전압레벨 이상 높아진 제2구간 영역에서 부스팅되는 워드라인의 전압이 낮아져 셀 전류가 작게 흐르더라도 센스 엠프의 제어 신호인 ATD 회로로부터 출력되는 펄스의 폭을, 제2지연수단을 통해, 넓게 함으로써 독출 동작시 센싱 마진을 확보할 수 있게 되었다.

Claims

외부로부터 인가되는 어드레스를 입력받아 소정 주기를 갖는 제1신호(In_pulse)를 출력하는 ATD 신호 발생부(100)와; 상기 제1신호(In_pulse)를 입력받아, 전원전압이 미리 설정된 전압레벨 이하의 제1구간에 존재한는 동안 상기 제1신호(In_pulse)가 소정시간 지연된 제2신호(Out_pulse)를 출력하며, 상기 전원전압이 상기 미리 설정된 전압 레벨 이상의 제2구간에 존재하는 동안 외부로부터 인가되는 적어도 하나 이상의 제어신호들(VDBDn)(여기서, n은 양의 정수)에 응답하여 상기 제1구간 동안 지연된 시간에 비해 소정시간 더 지연된 상기 제2신호(Out_pulse)를 출력하는 지연부(200)를 포함하고, 상기 지연부(200)는, 상기 ATD 신호 발생부(100)로부터 출력된 상기 제1신호(In_pulse)를 입력받아, 이들 소정시간 지연시킨 제1지연신호(D_pulse)를 촐력하는 제1지연수단(120)과; 상기 제1지연수단(120)으로부터 출력된 상기 제1지연신호(D_pulse)를 입력받아, 적어도 하나 이상의 제어신호들(VDBDn)에 응답하여 상기 제1지연신호(D_pulse)에 비해 소정기간 더 지연된 적어도 하나 이상의 제2지연신호들(SD_pulse n)을 출력하는 제2지연수단(140)과; 상기 제1 및 제2지연수단들(120, 140)로부터 각각 출력된 상기 제1 지연신호(D_pulse) 및 적어도 하나 이상의 상기 제2지연신호들(SD_pulse)을 입력받아, 이를 디코딩한 상기 제2신호(Out_pulse)를 출력하는 디코딩수단(160)을 포함하는 반도체 메모리 장치의 ATD 회로.
상기 제2지연수단(140)은, 전원전압이 미리 설정된 적어도 하나 이상의 전압레벨구간으로 설정될 경우 이에 대응되는 적어도 하나 이상의 서브지연수단들(SDn)로 구성된 반도체 메모리 장치의 ATD 회로.
제2항에 있어서, 상기 제2지연수단(140)의 각 서브 지연수단(SDn)은, 각각 대응되는 판단으로부터 출력되는 소정 신호를 입력받아 이의 위상을 반전시켜 출력하는 반전수단(141)과; 상기 반전수단(141)과 노드1 사이에 연결된 저항수단(142)과; 상기 노드1과 접지전압(Vss)이 인가되는 접지단자(2) 사이에 연결된 커패시터 수단(143)과; 외부로부터 인가되는 소정의 제어신호(VDBD) 및 상기 저항수단(142) 및 상기 커패시터 수단(143)을 통해 출력되는 소정신호에 응답하여 소정의 제2지연신호(SD_pulse)를 출력하는 디코딩수단(144)으로 구성된 반도체 메모리 장치 ATD 회로.
제3항에 있어서, 상기 제2지연수단(140)의 각 서브 지연수단(SDn)의 각 디코딩수단(144)은 각각 낸드게이트로 구성된 반도체 메모리 장치의 ATD 회로.
제1항에 있어서, 상기 디코딩수단(160)은, 상기 제1및 제2지연신호들(D_pulse)에 응답하여 디코딩된 상기 제2신호(Out_pulse)를 출력하는 낸드게이트로 구성된 반도체 메모리 장치의 ATD 회로.
제1항에 있어서, 상기 지연부(200)는, 상기 ATD 신호 발생부(100)로부터 출력된 상기 제1신호(In_pulse)를 입력받아, 이를 소정시간 지연시킨 제1지연신호(D_pulse)를 출력하는 제1지연수단(120)과; 상기 제1지연수단(120)의 출력단과 상기 제어신호(VDBD)가 인가되는 입력단자(1)에 각각 입력단자가 연결된 낸드 게이트(145)와; 상기 낸드 게이트(145)의 출력단과 노드2사이에 연결된 인버터(146)와; 상기 노드2와 노드3 사이에 연결된 저항 수단(147)과; 상기 노드3과 상기 접지단자(2) 사이에 연결된 커패시터 수단(148)과; 상기 노드 3과 노드 4사이에 연결된 인버터(149)와; 상기 낸드 게이트(145)의 출력단과 상기 노드 4에 각 입력단자가 연결된 낸드 게이트(150)와; 상기 제1 및 제2 지연수단들(120, 140)의 각 출력단에 각 입력단자가 연결된 NOR게이트(160)로 구성된 반도체 메모리 장치의 ATD 회로.
제1항에 있어서, 상기 ATD 회로는 상기 전원전압의 전압레벨을 감지하여, 미리 설정된 전압 레벨 이하의 구간 동안 모두 인에이블된 소정의 제어신호들을 출력하고, 상기 미리 설정된 전압 레벨 이상의 구간 동안 적어도 어느 하나가 디세이블된 소정의 제어신호들을 출력하는 전원전압 감지회로(300)를 더 포함한 반도체 메모리 장치의 ATD 회로.
외부로부터 인가되는 어드레스를 입력받아 소정 주기를 갖는 제1신호(In_pulse)를 출력하는 ATD 신호 발생수단(100)과; 상기 ATD 신호 발생수단(100)으로부터 출력된 제1신호(In_pulse)를 입력받아, 이를 소정시간 지연시킨 제1지연신호(D_pulse)를 출력하는 제1지연수단(120)과; 상기 제1지연수단(120)으로부터 출력된 상기 제1지연신호(D_pulse)를 입력받아, 외부로부터 인가되는 제어신호(VDBD)에 응답하여 상기 제1지연신호(D_pulse)에 비해 소정기간 더 지연된 제2지연신호(SD_pulse)를 출력하는 제2지연수단(140)과; 상기 제1및 제2지연수단들(120, 140)로부터 각각 출력된 상기 제1및 제2 지연신호들(D_pulse, SD_pulse)을 입력받아, 이를 디코딩한 소정 주기를 갖는 제2신호(Out_pulse)를 출력하는 디코딩 수단(160)을 포함한 반도체 메모리 장치의 ATD 회로.