KR100239842B1 - 반도체 장치(Semiconductor Device) - Google Patents

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KR100239842B1
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시게노부 마에다
야스오 야마구치
김일중
야스오 이노우에
시게토 마에가와
다카시 이포시
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

[과제] SIO 트랜지스터의 보디부의 전위를 고정하는것과 고정하지 않는것 과의 혼재를 허용하는 마스터 레이아웃을 제공한다.
[해결수단] FS 분리필드 10a,10b, LOCOS 분리 필드 11c,11d, FS분리 필드 10e, 10f, LOCOS 분리 필드 11g, 11h, FS 분리필드10i가 이 차례로 배열된다.

Description

반도체 장치
제1도는 본 발명의 실시예 1를 나타내는 평면도.
제2도는 LOCOS 분리의 구성을 나타내는 평면도.
제3도는 2입력 NAND 회로의 구체적 구성예를 표시하는 회로도.
제4도는 NAND 회로를 형성하는 모양을 나타내는 평면도.
제5도는 NOR 회로의 구성을 나타내는 회로도.
제6도는 NOR 회로를 형성하는 모양을 나타내는 평면도.
제7도는 메사 분리의 모양을 나타내는 단면도.
제8도는 메사 분리의 모양을 나타내는 단면도.
제9도는 본 발명의 실시예 2를 나타내는 단면도.
제10도는 본 발명의 실시예 3를 나타내는 평면도.
제11도는 NAND 회로를 형성하는 모양을 나타내는 평면도.
제12도는 본 발명의 실시예 3의 변형을 나타내는 평면도.
제13도는 본 발명의 실시예 4를 나타내는 평면도.
제14도는 본 발명의 실시예 4의 변형을 나타내는 평면도.
제15도는 본 발명의 실시예 5를 나타내는 평면도.
제16도는 NAND 회로를 형성하는 모양을 나타내는 평면도.
제17도는 본 발명의 실시예 6를 나타내는 평면도.
제18도는 본 발명의 실시예 7를 나타내는 평면도.
제19도는 본 발명의 실시예 7를 나타내는 단면도.
제20도는 본 발명의 실시예 8를 나타내는 평면도.
제21도는 NAND 회로의 구성을 나타내는 회로도.
제22도는 본 발명의 실시예 9를 나타내는 평면도.
제23도는 본 발명의 실시예 10를 나타내는 평면도.
제24도는 본 발명의 실시예 11를 나타내는 평면도.
제25도는 본 발명의 실시예 11의 변형을 나타내는 평면도.
제26도는 본 발명의 실시예 12를 나타내는 평면도.
제27도는 본 발명의 실시예 12를 나타내는 단면도.
제28도는 본 발명의 실시예 13를 나타내는 평면도.
제29도는 본 발명의 실시예 13를 나타내는 단면도.
제30도는 본 발명의 실시예 14를 나타내는 단면도.
제31도는 본 발명의 실시예 15를 나타내는 단면도.
제32도는 본 발명의 실시예 15를 나타내는 단면도.
제33도는 본 발명의 실시예 16를 나타내는 평면도.
제34도는 본 발명의 실시예 16의 변형을 나타내는 평면도.
제35도는 본 발명의 실시예 17를 나타내는 평면도.
제36도는 벌크형의 NMOS 트랜지스터의 구조를 나타내는 단면도.
제37도는 SOI 형의 NMOS 트랜지스터의 구조를 나타내는 단면도.
제38도는 기생 바이폴라 효과를 나타내는 그래프.
제39도는 FS 분리의 구성을 나타내는 평면도.
제40도는 FS 분리의 구성을 나타내는 단면도.
제41도는 FS 분리의 구성을 나타내는 단면도.
제42도는 LOCOS 분리의 구성을 나타내는 단면도.
제43도 인버터를 나타내는 회로도면.
제44도 인버터를 나타내는 회로도면.
제45도는 마스터 레이아웃을 나타내는 평면도.
* 도면의 주요부분에 대한 부호의 설명
10a~10i : FS 분리필드 11a~11i : LOCOS 분리필드
21a~21d : 제1의 서브 마스터 레이아웃 22a~22d : 제2의 서브 마스터 레이아웃
23a~23d : 클러스터 80 : 공용 콘택트 플러그
82 : 층간막 84 : 접촉영역
91 : FS게이트 98 : 게이트·보디 접속선
106 : SOI층 106a : 제1부분
106b : 제2부분 106e : 제3부분
109,109a : 게이트전극 109b,109c : 단부
109d : 주부 110 : 보디부
111 : 활성영역
[발명이 속한 기술 분야]
본 발명은 반도체 장치 특히 SOI(Semiconductor On Insulator)기판을 사용한 트랜지스터에 관한 것이다.
[종래의 기술]
전용 LSI(ASIC : Application Specific Integrated Circuit)는 마이크로 프로세서등의 논리 LSI와 마찬가지로 고속이며 또한 소비 전력이 낮은 것이 요청 되고 있다.
ASIC의 일 형태인 게이트 어레이에 관해서도 이 것이 해당 된다.
제36도는 벌크형의 NMOS 트랜지스터의 구조를 나타내는 단면도, Si 기판101과 소스 영역 (혹은 드레인 영역103)과의 사이에 생기는 공핍층104에 기인하는 접합용량C1이 크고 또, Si 기판101과 NMOS 트랜지스터상에 부설 되는 금속 배선105의 사이에서 LOCOS 산화막108을 통해 이루는 배선용량 C2 도 크다.
이러한 배경에서, 게이트 어레이에 SOI 층을 사용하는 것이 제안되어 있다.
제37도는 SOI 형의 NMOS 트랜지스터의 구조를 나타내는 단면도.
SOI 층106상의 트랜지스터는 그 밑에 두꺼운 매립 산화막107을 가지고 있기 때문에, 벌크형의 NMOS 트랜지스터와 비교하여 접합용량C1, 배선용량 C2가 작아진다.
그 때문에, 고속으로 동작하고 소비전력도 작다.
더구나 SOI 층106에 소스, 드레인이 설정되는 트랜지스터(이하「SOI 트랜지스터」라고칭함)는 그 소스 영역102과 드레인 영역103과의 사이에 존재하는 반도체(보디부)110가 전기적으로 플로우팅 상태에 있다.
이 때문에 벌크형의 트랜지스터에서 생기는, 소스 전위가 상승했을 (NMOS 트랜지스터의 경우)때에 Si 기판101과 소스 영역102과의 전위차에 따라서 트랜지스터의 한계치 Vth가 상승하고 만다는 「기판 바이러스 효과」가, SOI 트랜지스터에서는 생기지 않는다.
따라서, SOI 트랜지스터는 항상 작은 한계치로 사용할 수 있고, 저전압으로 동작할 수 있기 때문에 소비전력이 적게된다.
그러나, SOI 트랜지스터는 채널이 형성되는 보디부110가 플로우팅 상태가 되기 때문에, 소스·드렌인간의 전압이 어느정도이상으로 되면, 드레인 영역103 근방에서 충돌 전리한 전하, 예컨데 NMOS 트랜지스터 라면 정공이 Si 기판101으로 도망치지 않고 보디부110와 소스 영역102, 드레인 영역103으로 이루어지는 NPN 형의 기생 바이폴라 트랜지스터의 베이스인 보디부110의 전위가 상승한다.
그리고, 이 바이폴라 트랜지스터에 의해서 구동되는 전류가 SOI 트랜지스터의 원래의 전류에 중첩된다.
제38도는 이러한 기생 바이폴라 효과에 의해서 전류가 증가하는 모양을 나타내는 그래프이다.
이러한 기생 바이폴라 효과를 회피하기 위해서, SOI 트랜지스터의 보디부 110의 전위를 고정할 필요가 있다.
제39도는 Field ShieId Isolation(이하 「FS 분리」라고칭함)의 구성을 나타내는 평면도.
또한, 제40도는 제39도의 XXXX-XXXX 단면을 나타내는 단면도이고 제41도는 제39도의 XXXXI-XXXXI 단면을 나타내는 단면도.
소스 영역102 또는드레인 영역103이되는 활성영역111은 폭 Lf로 형성되어 있다.
활성영역111에는 도시 하지않은 배선과의 전기적 접속을 채용하기 위한 소스 드레인콘택트 96이 설치되어 있다.
게이트 전극109의 게이트 콘택트97는 번잡을 피하기 위해서, 제39도에서는 생략되어 있다.
배선 활성영역111이 늘어선 방향(제39도에 있어서 상하방향, 이하 「세로방향」 이라고 칭함)의 분리에 관해서 게이트 전극109의 전위를 고정하여 (예컨데 NMOS 트랜지스터이면 게이트 전극109을 게이트 콘택트97를 통해 접지GND로 접속한다)행해지는 게이트분리와 마찬가지로, FS 분리는 세로 방향과 직교하는 방향(제39도에 있어서 좌우방향, 이하 「가로방향」이라고칭함)의 소자 분리를 FS 게이트91를 사용하여 행하는 것이다.
즉, NMOS 트랜지스터의 양측에는 절연성의 층간막을 통해 게이트 전극109과 마찬가지로 FS 게이트91이 SOI층106에 대치하고 있어 이것을 접지GND와 접속하는 것으로 가로 방향에 NMOS 트랜지스터를 분리한다.
제42도는 가로방향의 분리를 LOCOS 산화막을 사용한 분리(이하 「LOCOS 분리」 이라고칭함)에 의해서 행하는 경우의 구성을 나타내는 단면도.
LOCOS 분리를 채용하면 SOI층106이 LOCOS 산화막108에 의해서 가로방향으로 분리되어, SOI층106에 대하여 소정의 전위를 제공하기 위한 콘택트를 설치할 수 없다.
이것이 대하여 FS 분리를 채용한 경우에는 SOI층106 자체는 가로방향에도 연장할 수 있기 때문에 그 연장부에서 SOI층106에 소정의 고정 전위를 제공할 수 있다.
단지, 제41도에 나타낸 것같이 FS 분리를 위해 FS 게이트91에 소정의 전위를 제공 하기 위한 FS 게이트 콘택트92, 콘택트 플러그93가 필요한 한편, 제40도에 나타낸 것같이 보디부에 소정의 전위를 주기 위한 보디 콘택트94, 콘택트 플러그93가 필요하다(콘택트플러그93가 접하는 SOI층106중, 빗금을 그은 영역은 불순물 농도를 높여 놓을 수 있다.).
그 때문에 FS 게이트91의 내, 보디 콘택트94를 설치할 필요가 있는 위치에는 제39도 및 제40도에 나타낸 것같이 결손부95가 필요하게 된다.
이와 같이 하여 구한 게이트 어레이는 보디부110에 소정의 전위를 제공할수 있기 때문에 배선 용량을 감소시킬 수 있어 저소비 전력이고, 또 고속으로 동작하여 더구나 기생 바이폴라 효과를 회피할 수 있다.
예컨데, 인버터에 있어서 상기한 FS 분리를 사용한 SOI 트랜지스터르 채용할 수 있다.
제43도는 인버터를 표시하며, 동 도면(a)은 그 심벌을, 동 도면(b)은 그 구체적 구성예를 표시하고 있다.
인버터는 PMOS 트랜지스터 P1와 NMOS 트랜지스터 N1가 전위 Vcc를 제공하는 전위점과 접지GND와의 사이에서 직렬로 접속된 구성을 가지고 있다.
요컨대, 트랜지스터 P1의 소스는 접지 전위GND에 고정되고 트랜지스터 N1의 소스는 전위Vcc에 고정되어 있다.
따라서, 이들의 트랜지스터로서 FS 분리를 사용한 SOI 트랜지스터를 채용하여, 트랜지스터 P1, N1의 보디를 각각 전위Vcc 및 접지 전위에 고정한것으로 보디부와 소스와의 전위차가 생기지 않기 때문에, 기판 바이어스 효과가 인버터의 기능에 악영향을 준다는 일은 없다.
[발명이 해결하고자 하는 과제]
그러나, 기판 바이어스 효과가 생기지 않는다고 하는 장점이 잃어버리기 때문에 보디부110의 전위를 고정하지 않은 편이 좋은 경우도 있다.
제44도는 NAND 회로를 표시하며 동 도면(a)은 그 심벌을, 동 도면(b)은 그 구체적구성예를 표시하고 있다.
NAND 회로는 PMOS 트랜지스터 P1, P2의 병렬 접속관, NMOS 트랜지스터 N1, N2가 전위Vcc를 주는 전위점과 접지GND와의 사이에서 직렬로 접속된 구성을 가지고 있다.
트랜지스터 P1, P2, N2의 소스에는 각각 전위 Vcc, Vcc 및 접지 전위 GND가 주어지고 있기 때문에, 이들의 보디부에 각각 전위Vcc, Vcc 및 접지 전위GND를 제공해도 이것들의 트랜지스터에 기판바이어스 효과는 생기지 않는다.
그러나, 고정된 전위가 주어지고 있지 않은 소스를 가지는 트랜지스터 N1에 관해서는, 그 소스에 접지 전위 보다 높은 전위가 전달되는 경우가 있어 그 보디부에 접지전위 GND를 공급하면, 기판 바이어스 효과가 생겨 한계치 전압이 상승해 버린다.
이렇게 해서는 저전압에서는 동작하지않게 되어, 동작 속도가 느리게 되고 만다.
제45도는 활성영역의 세로방향의 방향의 줄(이하 「필드」라고칭함)이 가로방향으로 어느정도 배치되는 가를 나타내는 레이아웃(이하 「마스터레이아웃」)을 나타낸다.
여기서는 게이트 전극의 존재를 무시하여 도시하고 있기 때문에, 필드10a~10i는 직사각형으로서 나타내고 있다.
직사각형의 내부에 표시된 "P","N"는 각각 PMOS 트랜지스터 및 NMOS 트랜지스터가 설정되어야되는 필드인 것을 표시하고 있다.
본 명세서로서는 PMOS 트랜지스터가 설정되어야되는 필드를 「p 형의」 필드와, NMOS 트랜지스터가 설정되어야되는 필드를 「n 형의」필드라, 각각 표현한다.
종래는 보디부110에 소정의 전위를 제공하도록 FS 분리를 채용한 경우, 필드의 모두에 FS 분리를 채용했다 (제45도에 표시되는 필드10a~10i는 어느것이나 FS 분리되어 있고 이와 같이 FS 분리된 필드를 이하 「FS 분리 필드」라고칭함).
필드내에서는 SOI층106에 공통으로하여 소정의 전위가 주여지기 때문에(가령, NMOS 트랜지스터이면 접지 전위GND)동일 필드에 속하는 트랜지스터의 보디부106의 전위는 모두 고정되고 만다.
이래서는 NAND 회로와같이, 그 소스에 고정 전위가 주여지지 않은 트랜지스터를 포함하는 회로에서는 SOI 트랜지스터의 고속성이 손상되고 만다는 문제점이 있었다.
또한, 게이트 전극과 보디부에 주는 동일한 전위를 제공하는것에 의해, 기생 바이폴라 효과를 적극적으로 이용하여, SOI 트랜지스터의 구동 전류를 얻는것도 가능하다.
그랜서, 본 발명의 제1의 목적은 SOI 트랜지스터의 보디부의 전위를 고정하는 것으로 고정하지않은 것과의 혼재를 허용하는 마스터 레이아웃을 제공하는 것에 있으며, 제2의 목적은 SOI 트랜지스터의 보디부의 전위를 고정하는 것으로 고정하지않은 것과의 혼재를 허용하는 FS 게이트와 게이트 전극의 구조를 제공하는 것에 있으며, 제3의 목적은, 게이트 전극과 보디부과 동일한 전위를 주는 기술을 제공하는 것에 있다.
[과제를 해결하기 위한 수단]
본 발명중청구항1에 관한 것은, 어느것도 제1의 방향에 연장되는 복수의 필드가 상기 제1의 방향과는 다른 제2의 방향으로 배열되어 SOI 트랜지스터가 형성되어야되는 게이트 어레이를 구비하고, 상기 복수의 필드는 상기 SOI 트랜지스터의 보디부에 동일한 고정 전위를 제공하는 제1종필드와, 상기 SOI 트랜지스터의 보디부를 플로우팅상태로 하는 제2종 필드로 분류되는 반도체 장치이다.
본 발명중 청구항2에 관한것은, 제1방향으로 신장하는 제1부분과, 상기 제1방향과 다른 제2방향으로 상기 제1부분으로부터 이산적으로 연장하는 복수의 제2부분을 가지는 SOI 층과, 상기 제1부분의 일부를 상기 제2방향에서 덮는 주부를 가지는 게이트 전극과, 상기 주부에 덮힌 상기 제1부분에서 형성된 제1도전형의 보디부와, 상기 주부에 덮어지지 않은 상기 제1부분에 있어서 형성된 제2도전형의 활성영역과, 상기 SOI 층과, 상기 게이트 전극과의 사이에서 서로 절연되면서, 상기 제2부분의 일부를 상기 제1방향에서 덮는 분리 전극을 구비하는 반도체 장치이다. 그리고, 한쌍의 상기 활성영역과 상기 게이트 전극이 SOI 트랜지스터를 구성한다.
본 발명중 청구항3에 관한것은 제1방향으로 신장하는 제1부분과, 상기 제1방향과 다른 제2방향으로 상기 제1부분으로부터 연장하는 제2부분을 가지는 SOI 층과, 상기 제1부분의 일부와 절연 되면서 이것을 상기 제2방향에서 덮는 주부와, 상기 제2부분의 일부를 층간막에 의해서 절연 되면서 덮는 단부를 가지는 게이트전극과, 상기 주부에 덮힌 상기 제1부분에 있어서 형성된 제1도전형의 보디부와, 상기 주부에 덮어지지 않은 상기 제1부분에 있어서 형성된 제2도전형의 활성영역과, 상기 층간막을 관통하여 서로 대응하는 상기 제2부분 및 상기 단부와의 어느것에도 접촉하는 플러그를 구비하는 반도체 장치다. 그리고, 한쌍의 상기 활성영역과 상기 게이트 전극이 SOI 트랜지스터를 구성한다.
본 발명중 청구항4에 관한 것은, 제1방향으로 신장하는 제1부분과, 상기 제1방향과 다른 제2방향으로 상기 제1부분으로부터 연장하는 제2부분을 가지는 SOI 층과, 상기 제1부분의 일부와 절연 되면서 이것을 상기 제2방향에서 덮는 주부와, 단부를 가지는 게이트 전극과, 상기 주부에 덮힌 상기 제1부분에 있어서 형성된 제1도전형의 보디부와, 상기 주부에 덮어지지 않은 상기 제1부분에 있어서 형성된 제2도전형의 활성영여과, 상기 층간막을 관통하여 상기 단부와 접촉하는 플러그를 구비하는 반도체 장치다.
그리고, 상기 단부는 자신과 대응하는 상기 제2부분과 접촉하여, 한쌍의 상기 활성영역과 상기 게이트 전극이 SOI 트랜지스터를 구성한다.
본 발명중 청구항5에 관한 것은, 제1방향으로 신장하는 제1부분과, 상기 제1방향과 다른 제2방향으로 상기 제1부분의 일측으로부터 연장하는 제2부분을 가지는 SOI 층과, 상기 제1부분의 일부와 절연되면서 이것을 상기 제2방향에서 덮는 주부와, 상기 제1부분의 타측을 덮는 단부를 가지는 게이트 전극과, 상기 주부에 덮힌 상기 제1부분에 있어서 형성된 제1도전형의 보디부와, 상기 주부에 덮어지지 않은 상기 제1부분에 있어서 형성된 제2도전형의 활성영역을 구비하는 반도체 장치다. 그리고, 한쌍의 상기 활성영역과 상기 게이트 전극이 SOI 트랜지스터를 구성한다.
본 발명중 청구항6에 관한것은, 제1방향으로 신장하는 제1부분과, 상기 제1방향과 다른 제2방향으로 상기 제1부분의 일측으로부터 연장하는 제2부분을 가지는 제1의 SOI 층과, 상기 제1부분의 일부와 절연 되면서 이것을 상기 제2방향에서 덮는 주부와, 상기 제2부분의 일부를 덮는 단부를 가지는 제1의 게이트 전극과, 상기 주부에 덮힌 상기 제1부분에 있어서 형성된 제1도전형의 제1의 활성영역과, 상기 제1방향에 신장하는 제1부분과, 상기 제2방향으로 해당 제1부분의 일측으로부터 연장하는 제2부분을 가지는 제2의 SOI 층과, 상기 제2의 SOI 층의 상기 제1부분의 일부와 절연되면서 이것을 상기 제2방향에서 덮는 주부와, 상기 제2의 SOI 층의 상기 제2부분의 일부를 덮는 단부를 가지는 제2의 게이트 전극과, 상기 제2의 상기 게이트 전극의 상기 주부에 덮힌 상기 제2의 SOI 층의 상기 제1부분에 있어서 형성된 제2의 보디부와, 상기 제2의 게이트 전극의 상기 주부에 덮어지지 않은 상기 제2의 SOI 층의 상기 제1부분에 있어서 형성된 제2도전형의 제2의 활성영역을 구비하는 반도체 장치다. 그리고, 상기 제1의 SOI 층의 상기 제2부분과 상기 제2의 SOI 층의 상기 제2부분이 인접하여 배치되거나, 상기 제1의 게이트 전극의 상기 단부와 상기 제2의 게이트의 상기 단부가 인접하여 배치되며, 한쌍의 상기 제1의 활성영역과 상기 제1의 게이트 전극과 이 제1의 SOI 트랜지스터를 구성하며, 한쌍의 상기 제2의 활성영역과 상기 제2의 게이트 전극이 제2의 SOI 트랜지스터를 구성하고, 상기 제1의 SOI 층의 상기 제2부분과, 상기 제2의 SOI 층의 상기 제2부분과, 상기 제1의 게이트 전극의 상기 단부와, 상기 제2의 게이트의 상기 단부가 공통하여 상기 제1의 방향과 상기 제2의 방향이 뻗는 평면에 관하여 1개소에서 접속된다.
[발명의 실시예]
A. 제1의 발명:
제1의 발명은 주로 제1의 목적으로 대응하고 있는 마스터 레이아웃에 관한것이다.
[(A-1)실시예 1.]
제1도는 본 발명의 실시예 1를 나타내는 평면도.
제1도에 표시된 구성은 제45도에 있어서의 FS 분리 필드 10c,10d,10g,10h를 각각 LOCOS 분리된 필드(이하 「LOCOS 분리필드」라고칭함)11c,11d,11g,11h로 치환한 구성으로 되어있다.
제2도는 LOCOS 분리의 구성을 나타내는 평면도.
활성영역111이 폭 Lc에서 형성되어 있고 활성영역111에는, 도시하지않은 배선과의 전기적 접속을 채용하기 위한 소스·드레인 콘택트 96가 설치된다.
게이트 전극109의 게이트 콘택트 97는 번잡을 피하기 위해서 제2도에 있어서는 생략되어 있다.
활성영역111의 각각은 FS 게이트를 전혀 사용하는 일 없이, LOCOS 산화막108에만 따라서 서로 전기적으로 분리되어 있다.
제3도는 2입력 NAND 회로의 구체적 구성예를 표시하고 있다.
여기서, 제44도(b)에 표시된 NAND 회로의 구성이란 NMOS 트랜지스터 N1의 보디부를 플로우팅상태로 한 점이 다르다.
제4도는 제3도에 표시된 NAND 회로를, FS 분리 필드와 LOCOS 분리필드를 사용하여 어떻게 형성하는 가를 나타내는 평면도이다.
빗금을 실행한 선은 굵은 선과 함께 배선을 나타내지만, 서로 다른 층에 부설되어 있다.
흑원은 배선 끼리의 접속뿐만아니라, 반도체층, 금속층과 배선과의 접속도 표시하고 있다.
PMOS 트랜지스터 P1,P2는 어느것도 FS 분리 필드10a에서 형성되고 FS분리 필드10a에서는 세로방향으로 부설된 배선에 의해서 보디 콘택트94를 통해 전위 Vcc가 이것들의 SOI 트랜지스터의 보디부로 주여진다.
마찬가지로 FS 게이트91에는 FS 게이트 콘택트 92를 통해 전위Vcc가 주여져서 FS 분리가 행하여진다.
또, 트랜지스터 P1, P2는 각각의 드레인으로서 공통의 활성영역이 사용되어 있고, 각각의 소스는 타의 활성영역과는 게이트 분리되어 있다.
NMOS 트랜지스터 N2는 FS 분리필드10b에서 형성되어 FS 분리 필드10b에서는 세로방향에 부설된 배선에 의해서 접지 전위GND가 보디 콘택트94를 통해 이 SOI 트랜지스터의 보디부에 제공된다.
마찬가지로 FS 게이트91에는 FS 게이트 콘택트92를 통해 전위 GND가 주어지고 FS 분리가 행하여진다.
NMOS 트랜지스터 N1는 LOCOS 분리 필드11c에서 형성되어 보디부는 플로우팅 상태로 된다.
따라서, NMOS 트랜지스터 N1 에 있어서의 기판 바이어스 효과를 회피할 수 있다.
이와 같이 적의FS 분리 필드와 LOCOS 분리필드를 혼재시켜 배치함으로써 보디부의 전위를 고정할 필요가 있는 트랜지스터는 FS 분리필드에 있어서 형성하며 보디부의 전위를 고정하지않은 트랜지스터는 LOCOS 분리필드에서 형성할 수 있다.
제5도는 NOR 회로를 표시하며 동 도면(a)은 그 심벌을, 동 도면(b)은 그 구체적 구성예를 표시하고 있다.
NOR 회로는 PMOS 트랜지스터 N1,N2의 병렬 접속과, PMOS 트랜지스터 P1, P2가 전위Vcc를 주는 전위점과 접지GND와의 사이에서 직렬로 접속된 구성을 가지고 있다.
트랜지스터 N1, N2, P2의 소스에는 각각 접지 전위GND, GND 및 전위Vcc가 제공됨으로 이들의 보디부에 각각 전위GND, GND, Vcc를 제공해도 이들의 트랜지스터에 기판 바이어스 효과는 생기지 않는다.
그러나, 고정된 전위가 주어지고 있지 않은 소스를 가지는 트랜지스터 P1에 관하여는 그 보디부에 전위VDD를 주면 기판 바이어스 효과가 생기고 만다. 이것을 회피 하기 위해서 트랜지스터 P1의 보디부는 플로우팅 상태로 유지하는 것이 바람직하다.
제6도는 제5도에 표시된 NOR 회로를 FS 분리 필드와 LOCOS 분리 필드를 사용하여 어떻게 형성하는 가를 나타내는 평면도.
제6도는 제1도로 표시된 마스터 레이아웃을 상하를 바꾸어서 보아서 그린것이다.
NMOS 트랜지스터 N1, N2는 어느것이나 FS 분리 필드10f에서 형성되고 FS 분리 필드10f에서는 세로방향으로 부설된 배선에 의해서 보디콘택트94를 통해 전위GND가 이들의 SOI 트랜지스터의 보디부로 제공된다.
마찬가지로 FS 게이트91에는 FS 게이트 콘택트92를 통해 전위 GND가 주어지고 FS 분리가 행하여진다.
또, 트랜지스터 N1, N2는 각각의 드레인으로서 공통의 활성영역이 사용되어 있고, 각각의 소스는 다른 활성영역과는 게이트 분리되어 있다.
PMOS 트랜지스터 P2는 FS 분리 필드10e에서 형성되어 FS 분리 필드10e에서는 세로방향으로 부설된 배선에 의해서 전위Vcc가 보디콘택트94를 통해 이 SOI 트랜지스터의 보디부로 주어진다.
마찬가지로 FS 게이트91에는 FS 게이트 콘택트92를 통해 전위Vcc가 주어져서 FS 분리가 행하여진다.
PMOS 트랜지스터 P1는 LOCOS 분리필드11d에서 형성되고 보디부는 플로우팅 상태로 된다.
따라서, PMOS 드랜지스터 P1 에 있어서의 기판 바이어스 효과를 회피할 수 있다.
따라서, 기판 바이어스 효과에의한 동작 열화가 생기는 트랜지스터의 보디부의 전위를 고정하지 않고, 기판 바이어스 효과에의한 동작 열화가 생기지 않은 트랜지스터의 보디부의 전위는 고정하여 그 기생 바이 폴라 효과를 억제할 수 있다.
요컨대 전체로서, 보디부의 전위를 고정하여야 할 트랜지스터와 그렇지 않은 트랜지스터를 혼재시킬 수 있어 저소비 전력, 고속화를 실현할 수 있다.
또, LOCOS 분리 필드 대신에 다른 분리법을 채용한 필드를 사용해도 된다.
예컨데 메사 분리를 사용한 필드를 사용할 수 있다.
제7도 및 제8도는 메사 분리의 모양을 나타내는 단면도.
제7도는 세로방향(필드가 연장되는 방향)의 단면도이고, 제8도는 가로방향(필드가 나란히 하는 방향)의 단면도.
메사 분리는 SOI 층106을 에칭으로 베어놓은 구성을 하고 있다.
이러한 분리가 행하여진 필드에 있어서 트랜지스터를 형성하면 그 보디부를 플로우팅상태로 할 수 있다.
[(A-2)실시예 2.]
제9도는 본 발명의 실시예 2를 나타내는 평면도이다.
제9도에 표시된 구성은 제1도에 있어서의 LOCOS 분리필드 11c,11d,11g,11h를, LOCOS 분리 필드12c,12d,12g,12h로 치환한 구성을 하고 있다.
이들의LOCOS분리필드12c,12d,12g,12h는 어느것이나 FS 분리 필드 10a,10b,10e,10f,10i보다도 폭이 좁다.
LOCOS 분리필드에 있어서 형성되고, 보디 전위를 고정하지않은 SOI 트랜지스터는 FS 분리 필드에서 형성되어, 보디 전위를 고정한 SOI 트랜지스터와 비교하여 기생 바이폴라 효과를 때문에 전류 구동 능력이 크다.
따라서, SOI 트랜지스터의 게이트폭을 규정한다.
LOCOS 분리 필드의 폭은 좁게 할 수 있어 필요한 면적을 억제할 수 있다.
물론, LOCOS 분리 필드에 대신해서, 다른 분리법을 채용한 필드를 사용해도 된다.
예컨데 메사 분리를 사용한 필드를 사용할 수 있다.
[(A-3)실시예 3.]
제10도는 본 발명의 실시예 3를 나타내는 평면도이다.
제10도에 표시된 구성으로서는, p 형의 FS 분리필드10a, n 형의 LOCOS분리 필드 11c, n형의 FS분리필드 10b, n형의 FS분리필드10f, p형의 LOCOS분리 필드11d, p 형의 FS 분리 필드10e가 왼쪽으로부터 오른쪽으로 차례로 배열되어 있다.
제1도와같이, FS 분리 필드와 LOCOS 분리 필드와 각각 p 형의 필드와 n 형의 필드의 2개씩 교대로 배치된 마스터 레이아웃에서는 4개의 필드가 1세트를 이룬다.
한편, 제4도에 표시된 구성으로 알 수 있듯이 하나의NAND 회로를 구성하는 데는 p형의 FS 분리필드, n형의 FS분리필드, 및 n형의 LOCOS분리필드의 1개씩으로 이루어지는 3폭쌍(트리오)이 있으면 족하다.
따라서 p 형의 LOCOS 분리 필드11d가 쓰이지 않은 채로 된다.
그 때문에, 3개의 필드로 충족되는 NAND 회로를 많이 구성할 때에, 쓸데없는 필드를 배열하고 마는 경우 가 있다.
마찬가지로 NOR 회로를 구성하는 것이면, 제6도에서 알 수 있듯이 n 형의 LOCOS 분리필드11c는 불필요하다.
제10도와같이 2개의 FS 분리필드 사이에 하나의LOCOS 분리 필드가 배치된 세트가 배열된, 마스터 레이아웃으로서는 인접하는 3개의 필드가 1세트가되기 때문에 불필요한 필드가 배열되는 일은 없다.
제11도는 제10도에 표시된 마스터 레이아웃에 있어서 NAND 회로가 어떻게 형성되는 가를 나타내는 평면도이다.
이와 같이 하여 NAND 회로를 형성함으로 상술한바와같이 불필요한 필드가 없이 면적을 억제할 수 있는 것 외, NMOS 트랜지스터 N1와 PMOS 트랜지스터 P1, P2를 맺는 배선(출력 배선 OUTPUT에 접속되는 배선D)을 제4도와 비교하여 짧게 할 수 있다.
따라서 배선의 득율도 향상한다.
제10도에 표시된 마스터 레이아웃은 NAND 회로를 형성하는 경우에만 효과가 있는 것은 아니고, NOR 회로를 형성하는 경우도 마찬가지의 효과가 있다.
일반적으로, 보디부를 고정하여야 할 SOI 트랜지스터의 소스에는 전위 Vcc, GND 라고 한 고정된 전위가 주어지고, 또한 보디부를 플로우팅상태로 하여야 할 SOI 트랜지스터는 서로 도전형이 달라 보디부를 고정하여야 할 2개의 SOI 트랜지스터 사이에서 직렬로 접속되는 것이 많다.
따라서, 제10도에 표시된 마스터 레이아웃은 통상의 논리 회로에 일반적으로 사용되더라도, 점유하는 면적의 억제, 배선 길이의 감소에의한 득율향상이라는 효과를 얻을 수 있는 것이다.
물론, 제12도에 나타낸것과 같이 본 실시예에 있어서도 실시예 2에 있어서 표시된 것과 같이 LOCOS 분리 필드의 폭을 좁게 해도 된다.
[(A-4)실시예 4.]
제13도는 본 발명의 실시예 4를 나타내는 평면도이다.
P 형의 LOCOS 분리 필드11a, n 형의 LOCOS 분리필드11c, n 형의 FS 분리필드10b가 이와같은 차례로 왼쪽부터 오른쪽으로 배열되어 있다.
이와 같이, n 형의 필드만을 LOCOS 분리 및 FS 분리의 2종으로 하고 P 형의 필드는 LOCOS 분리만으로서도 된다.
PMOS 트랜지스터의 채널을 이동하는 캐리어는 정공이고, NMOS 1트랜지스터의 채널을 이동하는 캐리어는 전자이며, 전자(前者)는 후자보다도 그 유효 질량이 크고, 충돌 전리화율이 작다.
그 때문에, 일반적으로는 PMOS 트랜지스터는 NMOS 트랜지스터에 비교하여 기생 바이폴라 효과는 현저하지 않다.
따라서, 본 실시예에 나타낸 것같이 PMOS 트랜지스터를 형성해야할 요컨대 p 형의 필드는 모두 LOCOS 분리 필드로 하고, n 형의 필드를 LOCOS 분리 및 FS 분리의 2종으로 한 마스터 레이아웃을 사용해도 이것에 형성되는 NMOS 트랜지스터, PMOS 트랜지스터로 구성된 논리 회로 전체로서의 기생 바이폴라 효과는 억제할 수 있다.
물론, 제14도에 나타낸 것같이 본 실시예에 있어서도 실시예 2에 있어서 표시된 것과 같이, LOCOS 분리 필드의 폭을 좁게 해도 좋다.
[(A-5)실시예 5.]
제15도는 본 발명의 실시예 5를 나타내는 평면도.
p 형의 FS 분리필드10a, n 형의 LOCOS 분리필드11c, n 형의 FS 분리필드10b, p 형의 LOCOS 분리 필드11d가 이와같은 차례로 왼쪽부터 오른쪽으로 배열되어 있다.
이와 같이, 도전형이 같은 FS 분리 필드와 LOCOS 분리 필드를 인접 시키면서 FS 분리필드와 LOCOS 분리 필드를 교대로 배열함으로 신호선을 LOCOS 산화막상에 배치할 수 있다.
제16도는 제15도로 표시된 마스터 레이아웃에 있어서 NAND 회로를 어떻게 형성하는 가를 나타내는 평면도.
제11도로 표시된 NAND 회로를 실현하기 위한 배선과 비교하면, 입력 배선INPUT1, INPUT2, 출력 배선OUTPUT이 LOCOS 분리필드11c의 LOCOS 산화막108상에 부설 되어 있는 점에서, 떠 접지 배선 GND도 LOCOS 분리필드11c,11d의 LOCOS 산화막108상에 부설되어 있는 점에서 달라져 있다.
본 실시예에 의하면 이와 같이 배선을 부설할 수 있기 때문에 배선에 부수하는 용량을 감소할 수 있고 또 고속이고 저속비전력의 논리 회로를 실현할수 있다.
[(A-6)실시예 6.]
통상, NAND 회로1개를 구성하는 데 필요한 영역을 생각한다.
각 필드상에 있어서 활성영역과 게이트 전극이 주기적으로 설치된다.
p 형의 FS 분리 필드에 있어서 PMOS 트랜지스터 P1, P2라는 인접하는 2개의 트랜지스터가 우선 필요하다.
또 이들이 외부와 2개소에서 게이트 분리되고, 게이트 분리 한개당에 트랜지스터 반개분의 영역이 필요하기 때문에, 결국 p 형의 FS 분리필드에 있어서 세로방향에 3주기분의 영역이 필요하ㄷ.
n 형의 FS 분리필드에 있어서는 NMOS 트랜지스터 N2가 설정되어 이것을 2곳에서 게이트 분리하기 때문에 결국, 세로방향에 2주기분의 영역이 필요하다.
마찬가지로, n 형의 LOCOS 분리 필드에 있어서도 세로방향에 2주기분의 영역이 필요하다.
한편, 종래의 기술로 표시된 것같이 인버터를 구성할때는 보디부를 플로우팅 상태로 하는 트랜지스터가 없고 한싸의 트랜지스터가 FS 분리 필드에 있어서 형성된다.
요컨대, p형, n형, 어느쪽의 FS 분리필드에 있어서도 세로방향에 2주기분의 영역이 필요하다.
이상과 같은 사정에서 구축하여야 할 논리 회로가 인버터와 NAND 회로를 거의 1:1로 포함하는 구성을 가지고 있으면, FS 분리 필드 및 LOCOS 분리 필드를 가지는 제1의 서브 마스터 레이아웃과, FS 분리 필드만을 가지는 제2의 서브 마스터 레이아웃과의 양쪽을 가지는 마스터 레이 아웃을 설치하여, 제1의 서브 마스터 레이아웃과, 제2의 서브 마스터 레이아웃과의 세로방향의 비를 3:2로 해 놓으면 유효하게 면적을 이용할 수 있다.
제17도는 본 발명의 실시예 6를 나타내는 평면도.
마스터 레이아웃은 클러스터23a,23b,23c,23d,…의배치에 의해서 구성되어 있다.
예컨데 클러스터23a는 제1의 서브 마스터 레이아웃21a와, 제2의 서브 마스터 레이아웃22a로 이루어져, 양자의 세로방향의 비는 3:2로 설정된다.
제1의 서브 마스터 레이아웃21a와, 제2의 서브 마스터 레이아웃22a에 있어서는, 세로방향의 비에 대응시켜 각각 분할하여 서브 클러스터를 정의할수도 있다.
클러스터23a는 직사각형의 하나의 층이 직사각형 모양에 결여된 형상을 하고 있는 타의 클러스터23b,23c,23d,…에 관해서도 마찬가지이다.
따라서 이들 복수의 클러스터는 서로 결여 하고 있는 부분을 맞물리게 하여 배치시킴으로써, 마스터 레이아웃에 필요한 면적을 억제할 수 있다.
물론, 본 실시예와같이 제1의 서브 마스터 레이아웃21a와, 제2의 서브 마스터 레이아웃22a와의 세로방향의 비는 3:2에 한정되는 것이 아니고, 구축되어야되는 논리회로에 있어서 보디부를 플로우팅 상태로 하여야 할 SOI 트랜지스터의 수에 따라서 비를 결정할 수 있다.
B. 제2의 발명:
제2의 발명은 주로 제2의 목적 및 제3의 목적으로 대응하고 있고 FS 게이트와 게이트전극의 구조에 관한것이다.
[(B-1)실시예 7.]
제18도는 본 발명의 실시예 7에 이러한 SOI 트랜지스터의 구성을 나타내는 평면도이고, 제19도는 제18도의 XIX-XIX 단면도이다.
제18도에 나타낸것같이, SOI 층106은 활성영역111이 형성되어 세로방향으로 연장하는 제1부분106a와, 부분106a에서 서로 이산적으로 가로방향으로 연장하는 복수의 제2부분106b로 구성되어 있다.
SOI 층106의 윗쪽에는 게이트 전극109a가 설치되어 있고 게이트 전극109a의 단부109b는 제2부분106b의 일부를 세로방향으로 덮고 있다.
단부109b에는 게이트 콘택트97가 설정된다(번잡을 회피를 위해 제18도에서는 도시하지 않음).
제2부분106b중, 게이트전극109a에 관하여 제1부분106a와 반대측에는 보디 콘택트94가 설치된다.
통상, 게이트 어레이는 게이트 전극109a를 사용한 자기 정합적인 불순물 도입에 의해서 활성영역111이 형성되기 때문에, 게이트전극109a의바로 아래의 SOI 층106에는 그 SOI 층106에 원래 제공되어 있던 불순물와 별개로 새로운 불순물은(요컨대 후발적으로 불순물이)도입되지 않는다.
예컨데 게이트 전극109a중, 단부109b를 제외한 주부109d(이것은 제1부분106a의 일부를 가로방향으로 덮고 있음)의 바로 아래에 있는 제1부분106a는 보디부110로된다.
마찬가지로 단부109b의 바로 아래의 제2부분106b에도 새로운 불순물은 도입되지 않고 이 부분이 보디부110와 연속하는 것이 된다.
따라서, 제2부분106b에 설치된 보디콘택트94에 소정의 전위를 인가하면 보디부110에 그 전위가 주어지는 것으로 된다.
더구나, 보디부110와 활성영역111과의 사이에는 pn 전합이 존재하기 때문에, 세로방향에서 근접하여 배치되는 2개의 보디부110간은 전기적으로 분리된다.
예컨데 제18도에 표시된 구성에 있어서 NMOS 트랜지스터를 형성하는 것이면, SOI 층106의 도전형이 p 형로 설정되어 보디부110는 P 형이고, 활성영역111은 n 형에 형성된다.
NMOS 트랜지스터의 경우에는 보디부110에 접지 전위GND가 주어지기 때문에 보디부110와 활성영역111과의 사이의 pn 접합에는 역바이어스가 걸리어 전기적으로 절연되는 것으로 된다 (이하, 이러한 분리를 「pn 분리」라고 칭함).
더구나 제39도에 표시된 경우 와는 달리 제2부분106b는 세로방향에는 연속않고 있기 때문에, 어떤 하나의 보디콘택트94에 준 전위가, 복수의 보디부110에 그 전위를 제공한다는 것은 없다.
요컨대, 개개의 트랜지스터로 따로따로 보디부110에 소정의 전위를 줄 수 있기 때문에, 제1의 발명과 같이 FS 분리와 LOCOS 분리와의 병용을 필요로 하지 않고서, 보디부의 전위를 고정하여야 할 트랜지스터와 그렇지 않은 트랜지스터를 혼재시킬 수 있다.
또, 보디콘택트94가 형성되는 위치의 제2부분106b에 활성영역111과 같은 도전형의 불순물이 후발적으로 도입되더라도 된다.
이 개소와, 단부109b의바로 아래의 제2부분106b이 만드는 pn 접합에는 순바이어스가 인가되어 보디콘택트 94에 주어진 전위가 보디부110로 전달되기 때문이다.
[(B-2)실시예 8.]
제20도는 본 발명의 실시예8에 관한 SOI 트랜지스터의 구성을 나타내는 평면도이다.
실시예 7와 같이 하여 SOI 층106은 활성영역111이 형성되어 세로방향을 연장하는 제1부분106a와, 부분106a에서 서로 이산적으로 가로방향으로 연장하는 복수의 제2부분106b로 구성되어 있다.
SOI 층106의 윗쪽에는 게이트 전극109이 설치되지만, 실시예 7과는 달리, 게이트전극109의 단부109c는 제2부분106b를 덮고 있지 않다.
번잡을 회피를 위해 도시 하지 않으나 109c에는 게이트 콘택트가 설치된다.
지면 수직 방향에서 게이트 전극109과 SOI 층106과의 사이에서 절연되어 FS 게이트91가 설치된다.
FS 게이트91는 제2부분106b의 일부를 세로방향으로 덮고 있다.
제2부분106b중, FS 게이트91에 관하여 제1부분106a와 반대측에는 보디콘택트94가 설치된다.
제40도, 제41도에 있어서 예시된 것과 같이 FS 게이트91가 우선 SOI층106의 윗쪽(지면바로 전방)에 설치되고, 또 윗쪽에 게이트 전극109이 설정된다.
활성영역111을 형성하기 위한 후발적인 불순물 도입은 그 후에 행해지기 때문에, FS 게이트91의 바로 아래에 놓을 수 있는 SOI 층106에는 후발적인 불순물도입은 행해지지 않는다. 때문에 단부109c는 제2부분106b를 덮을 필요가 없다.
이상과 같은 구성을 채용하면 실시의 형태 7와 같이 보디 콘택트94에 소정의 전위를 인가하여 보디부110의 전위를 고정할 수 있고, 또 세로방향에서 근접하여 배치되는 2개의 보디부110사이는 전기적으로 분리된다.
또, FS 게이트91를 사용하여 FS 분리을 하는 것에 의해 소자 분리를 할 수 있는 것은 물론, 그 존재에 의해서 게이트 전극109이 만드는 게이트 용량이 감소할 수 있고 한층 더 트랜지스터의 고속화를 꾀할 수 있다.
제21도는 NAND 회로의 구성을 나타내는 회로 도면이다.
실시예 7 및 실시예 8를 적용함을 SOI 트랜지스터만으로도 NMOS 트랜지스터의 보디부를 소스에 접속할 수 있다.
이에 따라, 트랜지스터 P1, P2, N1, N2의 어느것이라도, 기판 바이어스 효과, 기생 바이폴라 효과의 영향을 받는 것은 없다.
[(B-3)실시예 9.]
제22도는 본 발명의 실시예 9에 이러한 SOI 트랜지스터의 구성을 나타내는 평면도이다.
SOI 층106은 활성영역111이 형성되는 제1부분106a와, 보디 콘택트94가 설정되는 제2부분106b로 구성되어 있다.
단지, 실시예 7 및 실시예 8과는 달리, 제1부분106a도 세로방향으로 분리되어 있다.
예컨데 LOCOS 산화막108을 사용하여 분리를 실현할 수 있다.
견해를 바꾸면, SOI 층106은 가로방향으로 연속하는 제1부분106a와 제2부분106b를 가지고 이들이 세로방향으로 이산적으로 배치되어 있다.
실시예 8과 마찬가지로, SOI 층106의 윗쪽에는 게이트 전극109이 설치되어 있고, 게이트 전극109의 단부109c는 제2부분106b를 덮고 있지 않다.
번잡을 회피를 위해 도시하지않지만 단부109c에는 게이트 콘택트가 설치된다.
지면 수직방향에서 게이트 전극91과 SOI 층106과의 사이에서 절연되어 FS 게이트91가 설치되어 있다.
이렇게 SOI 층106을 세로방향으로 예컨데 LOCOS 산화막108을 사용하여 분리함으로 실시예 7이나 실시예 8와 동일한 효과를 얻을 수 있다.
C. 제3의 발명:
제3의 발명은 주로 제3의 목적에 대응하고 있고, 게이트 전극과 보디부에 거의 동일한 전위를 제공하는 구성에 관한것이다.
보디부에 게이트전극과 거의 동일한 전위를 제공하면 소스·드레인간의 전압이 증대하는 것에 의해서 충돌 전리가 무시할 수 없게 되는 것에 의존하여 전류가 증가하는 것은 아니고 게이트전극이 그에 속한 SOI 트랜지스터를 도통시킬 때에는 항상 기생 트랜지스터가 구동되는 것으로 되기 때문에, 이 SOI 트랜지스터에 흐르는 전류량을 크게 취할 수 있다.
[(C-1)실시예 10.]
제23도는 본 발명의 실시예 10에 이러한 SOI 트랜지스터의 구성을 나타내는 평면도이다.
제23도에 표시된 구성은 실시예 8에 있어서 제20도를 사용하여 표시된 구성은 게이트 전극109의 단부109c와 보디 콘택트94를 접속하는 게이트·보디접속선98을 더 설치한 것이다.
게이트·보디접속선98은 예컨데 알루미늄 배선을 사용하여 형성할 수 있다.
이와 같이 함으로, 게이트 전극109과 보디부110에 동일한 전위를 공급할 수 있어 게이트 전극109에 의해서 SOI 트랜지스터의 채널을 ON 시킴과 동시에 채널이 한층 더 신속히 ON 하도록 보디부110의 전위가 설정된다.
따라서, 저전압·저소비전력으로 고속인 동작을 하는 SOI 트랜지스터를 얻을 수 있다.
물론, 실시예 7 및 실시예 9에 있어서 각각 제18도 및 제22도를 사용하여 표시된 구조에 있어서 게이트·보디 접속선98을 설치할 수 있다.
[(C-2)실시예 11.]
제24도는 본 발명의 실시예 11에 관한 SOI 트랜지스터의 구성을 나타내는 평면도.
제24도에 표시된 구성은 실시예 8에 있어서 제20도를 사용하여 표시된 구성에 있어서, 제2부분106b의 선단(제1부분과는 반대측에 위치하는 부분)에 가는 제3부분106e를 형성하여 제3부분106e에서 보디콘택트94가 설치된다.
이와 같이 하여 보디부106의 용량을 감소할 수 있기 때문에, 보디콘택트94와 게이트 전극109의 단부109c를 게이트·보디접속선98로 결선하는 것으로더 SOI 트랜지스터의 동작의 고속화를 꾀할 수 있다(도면의 번잡을 피하기 위해서 게이트·보디 접속선98은 1개소만 도시하고 있지만, 실시예 10와 같이 하여 복수개 부설할 수 있다).
제25도는 본 발명의 실시예 11에 관한 타의 SOI 트랜지스터의 구성을 나타내는 평면도이다. 제25도에 표시된 구성은 실시예 8에 있어서 제20도를 사용하여 표시된 구성에 있어서, 제3부분106e가 FS 게이트91의 하방으로부터 가늘게된 구조를 가지고 있다.
이와 같이 하야 상기 효과를 한층 더 크게할 수 있다.
[(C-3)실시예 12.]
제26도는 본 발명의 실시예 12에 이러한 SOI 트랜지스터의 구성을 나타내는 평면도이고 제27도는 제26도의 XXVII-XXVII 단면도이다.
단지, 제27도에 있어서 SOI 층106보다도 하방의 층(매립산화막107, SI 기판101)은 개략 기재하고 있다.
제26도에 표시된 구조는 실시예 8에 있어서 제20도를 사용하여 표시된 구성의 보디콘택트94에 대신해서 공용 콘택트 플러그80를 설치한 구성을 가지고 있다.
공용콘택트 플러그80는 예컨데 텅스텐을 사용하여 혈성할 수 있다.
공용 콘택트 플러그80는 게이트 전극 109의 단부109c의 엣지 E 에서 설정된다.
제26도로서는 도시되어 있지 않지만, FS 게이트91와 게이트 전극109이란 층간막82에 의해서 서로 절연되면서 SOI 층106을 부분적으로 덮고 있다.
이 층간막82을 관통하고 공용 콘택트 플러그80는 FS 게이트91에 접촉하는 일없이, 게이트 전극109 및 SOI 층106중 어디에도 접속되어 있다.
공용 콘택트 플러그80가 FS 게이트91에 접촉하는 일이 없도록 단부109c의 엣지 E와 FS 게이트91의 엣지와의 사이에 거리△가 확보되어 FS 게이트91에는 공용 콘택트 플러그80로부터 안으로 들어가 있다.
이것에 의해서 FS 게이트91에는 게이트 전극109이란 별도로 소정의 전위를 제공하여 FS 분리를 할 수 있다.
제26도에 있어서는 번잡을 피하도록 도시하지않았지만 제27도에 나타낸것같이 공용콘택트 플러그80에 접속되어 층간막82상에 부설되는 알루미늄 배선81을 설치하여 이것에 소정의 전위를 제공할 수가 있다.
이상과 같이 구성함으로, 간단히 작은 면적으로 보디부110와 게이트전극109과를 단락할 수 있어 SOI 트랜지스터의 동작이 고속화된다.
제26도 및 제27도에 있어서는 동일한 게이트 전극109의 2개의 단부109c에 공용 콘택트 플러그80를 형성한 구성을 예시하였지만, 어느한편만이라도 동일한 효과를 얻을 수 있다.
물론, FS 게이트91에 덮힌 제2부분106b에는 후발적인 불순물도입이 행하여지지 않기 때문에, 실시예 7로 설명된 것과 같이 인접하는 트랜지스터는 서로 pn 분리된다.
[(C-4)실시에 13.]
제28도는 본 발명의 실시예 13에 이러한 SOI 트랜지스터의 구성을 나타내는 평면도이고 제29도는 제28도의 XXIX-XXIX 단면도이다.
단지, 제29도에 있어서 SOI 층106보다도 하방의 층(매립산화막107, SI 기판101)은 개략기재하고 있다.
제28도에 표시된 구조는 실시예 12에 있어서 제26도를 사용하여 표시된 구성보다도, 게이트 전극109의 주부109d는 가로방향으로 길게 형성되고, 단부109c는 그 거의가 FS 게이트91보다도 외측(제1부분106a와 반대측)에 위치하고 있다.
그리고 공용 콘택트플러그80에 대신해서, 단부109c와 접속되는 콘택트 플러그83가 설치된다.
콘택트 플러그83는 층간막82을 관통하여 단부109c에 접촉하고 있고, 콘택트플러그83의 아래쪽에 있어서 단부109c는 제2부분106b의 접촉 영역84에 접촉하고 있다.
따라서 콘택트 플러그83는 단부109c를 통해 제2부분106b에 전기적으로 접속되어 있다.
이러한 구성에 의해서도 게이트 전극109과 보디부110를 전기적으로 접속할수 있고, 기생 바이폴라 효과를 유리하게 이용할 수 있다.
물론, 콘택트 플러그83는 2개의 단부109c중 어느 한편에만 설치하면 된다.
단지, 접촉 영역84과 단부109c와의 사이에서 역바이어스가 걸린 pn 접합이 존재하지않도록 할 필요가 있다.
그렇지 않으면, 콘택트 플러그83를 통하여 단부109c에 주여진 전위가 이 pn 접합에 가려져, 보디부110에는 제공되지 않기 때문이다.
예컨데, 제29도는 NMOS 트랜지스터를 구성하는 경우를 예시하지만, 게이트 전극109을 n+형의 반도체로 형성하고, SOI 층106의 도전형을 p-형으로 한 경우에는, 접촉영역84과 단부109c와의 사이에서 역 바이어스가 걸린 pn 접합이 형성되어지고만다. 이것에 대처하기 위해서, 접촉 영역84에 있어서의 불순물 농도를 국소적으로 높이어 pn 접합이 터널 전류를 통과 시키도록 하는 것이 바람직하다.
혹은, 접촉 영역84에 있어서의 SOI 층106의 결정성을 나쁘게 하여 리이크전류를 증대시키기 위해서, Si, Ar 등이 무거운 원자를 주입해도 된다.
[(C-5)실시예 14.]
제30도는 본 발명의 실시예 14에 이러한 SOI 트랜지스터의 구성을 나타내는 단면도이고, 제29도에 대응한 단면도이다.
제30도에 표시된 구조는 제29도에 표시된 구성에 대하여 콘택트 플러그83가 층간막82뿐만아니라 게이트전극109를 관통한 점이 다르다.
이와 같이하면, 콘택트 플러그83는 FS 게이트91와 접촉하면서도, 접촉 영역84에 있어서 제2부분106b에도 접촉한다.
그리고 텅스텐등의 금속을 사용하여 형성함으로 콘택트 플러그83는 접촉 영역84에 있어서 SOI 층106과 쇼트키 접합을 형성한다.
예컨데 NMOS 트랜지스터에 있어서 이러한 쇼트키 접합이 존재하면, 게이트 전극109에 활성영역111에 높은 전위를 걸어도 보디부110의 전위를 억제할 수 있다.
이러한 억제가 없으면, 보디부110의 전위가 소스 드레인의 양쪽보다도 지나치게 높아지는 가능성이 있다.
그리고 소스, 드레인으로부터 대량의 전자가 유입하는 상태를 초래하고만다.
일단, 이러한 상태가 생기면, 보디부110의 전위를 내리더라도, 보디부110에 존재하는 전자는 여간해서 정공과 재결합하지않는다.
예컨데 그 재결합의 시정수는 1ns 정도로된다.
고속인 동작, 예컨데 수십ps 에서 스위칭하는것이 요구되는 경우에는, 이러한 느린 재결합은 동작의 저해 요인이된다.
따라서, 본 실시예와같이 콘택트 플러그83가 직접 제2부분106b에 접촉하여, 접촉 영역84에 있어서 쇼트키 접합을 형성함으로써, SOI 트랜지스터의 동작에 더한 고속화를 꾀할 수 있다.
[(C-6)실시예 15.]
제31도 및 제32도는 각각 NMOS트랜지스터, PMOS 트랜지스터를 SOI 트랜지스터로 구성한 경우를 나타내는 단면도이고, 제29도에 대응한 단면도이다.
기하학적 배치는 어느것이나 제29도에 표시된 구성과 동일하다.
제31도에 나타낸 것같이 NMOS 트랜지스터를 구성하는 경우에는 SOI 층106의 도전형을 n-형(요컨대 SOI 트랜지스터에 있어서 형성되는 채널과 동일한 도전형)에 설정하여, 게이트 전극109을 p+의 반도체로 형성함으로, 접촉 영역84에 형성되는 pn 접합에 이러한 전압은 순바이어스로된다.
마찬가지로 제32도에 나타낸 것같이, PMOS 트랜지스터를 구성하는 경우에는 SOI 층106의 도전형을 p-형에 설정하여 게이트전극109을 n+의 반도체로 형성함으로, 접촉영역84에 형성되는 pn 접합에 이러한 전압은 순바이어스로된다.
이상과 같은 구성을 채용하는 것으로 콘택트 플러그83를 통하여 단부109c에 제된 전위가 이 pn 접합에 차단되어서, 보디부110에는 주어질수없게 된다는 사태를 회피할 수 있다.
또, 본 실시예와같이 도전형을 적용하더라도, 세로방향에 나란히 서는 트랜지스터의 사이에서의 pn 분리는 행해여진다.
예컨데NMOS 트랜지스터에 있어서 게이트 전위가 0V인 경우에는, 일 함수의 차에 기인하여 채널이 반전하기 때문에, 소스·드레인간은 역바이어스의 pn 접합을 포함하고 있다.
[(C-7)실시에 16.]
제33도는 본 발명의 실시예 16에 이런한 SOI 트랜지스터의 구성을 나타내는 평면도.
SOI 층106은 활성영역111이 형성되어 세로방향으로 연장하는 제1부분106a와, 부분106a에서 서로 이산적으로 가로방향으로 연장하는 복수의 제2부분106b로 구성되어 있다.
단지, 지금까지 표시된 실시예와는 달리, 제2부분106b는 도면의 좌측에만 설치된다.
SOI 층106의 윗쪽에는 게이트 전극109이 설정되고 있고, 그 주부109d가 제1부분106a의 일부를 가로방향으로 덮고 있다.
주부109d의 오른쪽에만 게이트 전극의 단부109c가 설치되기 때문에, 제2부분106b는 단부109c에는 덮어져 있지 않다.
그리고 단부109c에는 게이트 콘택트97가 설정된다.
지면 수직 방향에서, FS 게이트91가 게이트 전극91과 SOI 층106과의 사이에서 절연되어 설정되고 FS 게이트91는 제2부분106b의 일부와, 게이트 전극109의 주부109d의 좌단(단부109c가 설치되지 않은 측)을 세로방향으로 덮고 있다.
제2부분106b에는 FS 게이트91의 외측(제1부분106a와 반대측, 여기서는 좌측)에 있어서 보디콘택트94가 설치된다.
이와 같이 보디콘택트94와 게이트콘택트97를 제1부분106a에 관하여 서로 반대측에, 나눠 설치하기 때문에, 이들에 필요한 면적을 억제할 수 있다.
그리고 보디부110를 플로우팅 상태로 하는 것도 할 수 있고, 게이트 전극109과 접속하는 것도 할 수 있다.
후자의 경우에는 보디 콘택트94와 게이트 콘택트97를 별도로 배선으로 접속하면 된다.
제1부분106a에 관하여 게이트 콘택트97가 설정되는 측에는 제2부분106b가 설치되지 않기 때문에, 이 측에 있어서의 소자분리는 LOCOS 분리를 채용할 수 있다.
한편, 제1부분106a에 관하여, 보디콘택트94가 설정되는 측에는 FS 게이트91이 형성되어 있고 그 아래쪽에 있어 서는 후발적인 불순물도입이 행하여지고 있지 않기 때문에, pn 분리의 작용에 의해, 인접하는 트랜지스터끼리로 보디부110끼리가 단락하는 일도 없다.
제34도는 이 실시예의 변형을 나타내는 평면도.
제33도에 있어서 채용되어 있던 LOCOS 분리에 대신해서 FS 분리를 채용할 수 있다.
[(C-8)실시예 17.]
제35도는 본 발명의 실시예 17에 관한 SOI 트랜지스터의 구성을 나타내는 평면도.
제1부분106an과 제2부분106bn을 가지는 SOI 층106n과, 제1부분106ap와 제2부분106bp를 가지는 SOI 층106p가, 가로방향으로 나란히 배치되어 있다.
제2부분106bn의 일부는 FS 게이트91n에 의해서, 제2부분106bp의 일부는 FS 게이트91p에 의해서 각각 덮어지고 있다.
게이트 전극109n의 주부109dn이 제1부분106an을 가로방향으로 덮고, 그 하방의 제1부분106an은 보디부110n으로 되어있다.
게이트 전극109n의 단부109cn은 제2부분106bn을 부분적으로 덮고 있다.
마찬가지로, 게이트 전극109p의 주부109dp가 제1부분106ap를 가로방향으로 덮고, 그 하방의 제1부분106ap는 보디부110p로 되어있다.
게이트 전극109p의 단부109cp는 제2부분106bp를 부분적으로 덮고 있다.
제2부분106bn,106bp끼리 및 단부109cn,109cp 끼리는 각각 인접하고 있어, 이들에 공통하여 접촉하도록, 실시예 12로 표시된 공용 콘택트 플러그80이 설치된다.
공요 콘택트 플러그80에는 입력 배선INPUT이 접속되어 있다.
제1부분106an의 활성영역111n의 도전형은 n 형이고, 제1부분106ap의 활성영역111p의 도전형은 p 형이다.
활성영역111n의 한편은, 활성영역111p의 한편과, 공통으로 출력 배선OUTPUT에 접속되어 있다.
또한, 활성영역111n의 다른쪽은 접지 배선GND에, 활성영역111P의다른쪽은 전원배선VCC에 각각 접속되어 있다.
따라서, 제35도로 표시된 구성은 게이트 전극109n 및 결성 영역111n 으로 이루어지는 NMOS 트랜지스터와, 게이트 전극109p 및 결성 영역111p로 이루어지는 PMOS 트랜지스터가 전원배선Vcc와 접지 배선GND와의 사이에서 직렬로 접속된 인버터를 보이고 있는 것으로 된다.
게이트 전극109n,109p과 보디부110n,110p을 공통으로 접속하는 데 단일한 공용 콘택트 플러그80으로 족하기 때문에, NMOS 트랜지스터와 PMOS 트랜지스터로 별도에 보디부의 전위를 규정하기 위한 구조든지, 2개의 트랜지스터의 게이트를 서로 접속하는 구조를 필요로 하지 않는다.
즉, 인버터를 구성하는 데 필요한 면적을 억제할 수 있다.
본 실시예가 제공하는 레이아웃은 게이트 어레이보다도 풀 커스텀 IC에 의해 적합하다.
물론, 공용 콘택트 플러그80에 대신해서, 실시예 13로 표시된 콘택트 플러그83를 사용해도 되면, 게이트 전극109n,109p이 각각 제2부분106bn,106bp와 접촉하여, 입력 배선 INPUT이 게이트 전극109n,109p에 접촉하는 구조를 채용해도 좋다.
이들의 경우에 있어서도 필요한 면적은 작은것으로 된다.
[발명의 효과]
본 발명중 청구항1에 관한 반도체 장치에 의하면 보디부의 전위를 고정하여야 할 SOI 트랜지스터와 그렇지 않은 SOI 트랜지스터를 혼재시킬 수 있다.
따라서 기판 바이어스 효과에의한 동작 열화가 생기는 SOI 트랜지스터의 보디부의 전위를 고정하지 않고, 기판 바이어스 효과에의한 동작 열화가 생기지 않은 SOI 트랜지스터의 보디부의 전위는 고정하여 그 기생 바이폴라 효과를 억제할 수 있다.
이에 따라 SOI 트랜지스터의 저소비 전력, 고속화를 실현할 수 있다.
본 발명중청구항2에 관한 반도체 장치에 의하면, 제2부분중 분리 전극의 단부의 외측(제1부분과 반대측)에 있어서 소정의 전위를 주는 것에 의해, 보디부의 전위를 고정하여 기판 바이어스 효과를 억제할 수 있다.
보디부와 확산 영역이 pn 분리되어 또한 제2부분끼리가 이산적으로 설치되기 때문에, 각 보디부를 서로 독립하여 고정 전위를 주기도 하고, 플로우팅상태로 하는 것이 가능해진다.
본 발명중청구항3에 관한 반도체 장치에 의하면 플러그가 층간막을 관통하여 제2부분과 게이트 전극을 접속하기 때문에, 적은 면적으로 게이트전극에 주어진 전위를 보디부에도 줄 수 있어, 게이트 전극에 의해서 SOI 트랜지스터의 채널을 ON 시키면서 동시에, 채널이 한층 더 신속하게 ON 하도록 보디부의 전위가 설정되며 저전압·저소비전력으로 고속인 동작을 하는 SOI 트랜지스터를 얻을 수 있다.
본 발명중 청구항4에 관한 반도체 장치에 의하면, 플러그가 단부를 통해 제2부분과 전기적으로 접속하기 때문에, 적은 면적으로 게이트 전극에 주어진 전위를 보디부에도 줄 수 있어 게이트 전극에 의해서 SOI 트랜지스터의 채널을 ON 시키면서 동시에, 채널이 한층 더 신속히 ON 하도록 보디부의 전위가 설정되어 저전압·저소비전력으로 고속인 동작을 하는 SOI 트랜지스터를 얻을 수 있다.
본 발명중청구항5에 관한 반도체 장치에 의하면, 보디부를 플로우팅 상태로하는 것도, 게이트 전극과 접속하는 것도 선택할 수 있다.
후자의 경우에는 제2부분과 단부를 배선을 사용하여 배선하면 된다.
이러한 선택을 허용하는 데 필요로 하는 면적은 감소된다.
본 발명중청구항6에 관련한 반도체 장치에 의하면, 제1의 SOI 트랜지스터와, 제2의 SOI 트랜지스터는 직렬로 접속되어, 제1의 게이트 전극과 제2의 게이트 전극이 공통으로 접속되기 때문에 인버터를 구성할 수 있다.
더구나 이들은 2개의 제2부분과 1개소로 공통으로 접속되기 때문에, 제1 및 제2의 보디부의 전위를 제1의 게이트 전극 및 제2의 게이트 전극과 동일 전위에 설정할 수 있다.
이것에 의해서 게이트 전극에 의해서 SOI 트랜지스터의 채널을 ON 시키면서 동시에, 채널이 한층 더 신속히 ON 하도록 보디부의 전위가 설정도어, 저전압·저소비전력으로 고속 동작을 행하는 인버터를 작은 면적으로 실현할 수 있다.

Claims (6)

  1. 어느것이나 제1의 방향으로 연장되는 복수의 필드가 상기 제1의 방향과는 다른 제2의 방향으로 배열되어 SOI 트랜지스터가 형성되어야하는 게이트 어레이를 구비하고, 상기 복수의 필드는 상기 SOI트랜지스터의 보디부에 동일한 고정 전위를 주는 제1종필드와, 상기 SOI 트랜지스터의 보디부를 플로우팅 상태로 하는 제2종 필드와 분류되는 것을 특징으로 하는 반도체 장치.
  2. 제1방향으로 신장하는 제1부분과, 상기 제1방향과 다른 제2방향으로 상기 제1부분으로부터 이산적으로 연장하는 복수의 제2부분을 가지는 SOI 층과, 상기 제1부분의 일부를 상기 제2방향에서 덮는 주부를 가지는 게이트 전극과, 상기 주부에 덮힌 상기 제1부분에서 형성된 제1도전형의 보디부와, 상기 주부에 덮어지지 않은 상기 제1부분에서 형성된 제2도전형의 활성영역과, 상기 SOI 층과, 상기 게이트 전극과의 사이에서 서로 절연 되면서, 상기 제2부분의 일부를 상기 제1방향에서 덮는 분리 전극을 구비하여 한쌍의 상기 활성영역과 상기 게이트 전극이 SOI 트랜지스터를 구성하는 것을 특징으로하는 반도체 장치.
  3. 제1방향으로 신장하는 제1부분과, 상기 제1방향과 다른 제2방향으로 상기 제1부분으로부터 연장하는 제2부분을 가지는 SOI 층과, 상기 제1부분의 일부와 절연되면서 이것을 상기 제2방향에서 덮는 주부와, 상기 제2부분의 일부를 층간막에 의해서 절연되면서 덮는 단부를 가지는 게이트 전극과, 상기 주부에 덮힌 상기 제1부분에 있어서 형성된 제1도전형의 보디부와, 상기 주부에 덮어지지 않은 상기 제1부분에서 형성된 제2도전형의 활성영역과, 상기 층간막을 관통하여 서로 대응하는 상기 제2부분 및 상기 단부와의 어느것에도 접촉하는 플러그를 구비하여, 한쌍의 상기 활성영역과 상기 게이트 전극이 SOI 트랜지스터를 구성하는 것을 특징으로 하는 반도체 장치.
  4. 제1방향으로 신장하는 제1부분과, 상기 제1방향과 다른 제2방향으로 상기 제1부분으로부터 연장하는 제2부분을 가지는 SOI 층과, 상기 제1부분의 일부와 절연되면서 이것을 상기 제2방향에서 덮는 주부와, 단부를 가지는 게이트 전극과, 상기 주부에 덮힌 상기 제1부분에 있어서 형성된 제1도전형의 보디부와, 상기 주부에 덮어지지 않은 상기 제1부분에서 형성된 제2도전형의 활성영역과, 상기 층간막을 관통하여 상기 단부와 접촉하는 플러그를 구비하고, 상기 단부는 자신과 대응하는 상기 제2부분과 접촉하여, 한쌍의 상기 활성영역과 상기 게이트 전극이 SOI 트랜지스터를 구성하는 것을 특징으로 하는 반도체 장치.
  5. 제1방향으로 신장하는 제1부분과, 상기 제1방향과 다른 제2방향으로 상기 제1부분의 일측으로부터 연장하는 제2부분을 가지는 SOI 층과, 상기 제1부분의 일부와 절연되면서 이것을 상기 제2방향에서 덮는 주부와, 상기 제1부분의 타측을 덮는 단부를 가지는 게이트 전극과, 상기 주부에 덮힌 상기 제1부분에서 형성된 제1도전형의 보디부와, 상기 주부에 덮어지지 않은 상기 제1부분에서 형성된 제2도전형의 활성영역을 구비하고, 한쌍의 상기 활성영역과 상기 게이트 전극이 SOI 트랜지스터를 구성하는 것을 특징으로하는 반도체 장치.
  6. 제1방향으로 신장하는 제1부분과, 상기 제1방향과 다른 제2방향으로 상기 제1부분의 일측으로부터 연장하는 제2부분을 가지는 제1의 SOI 층과, 상기 제1부분의 일부와 절연되면서 이것을 상기 제2방향에서 덮는 주부와, 상기 제2부분의 일부를 덮는 단부를 가지는 제1의 게이트 전극과, 상기 주부에 덮힌 상기 제1부분에서 형성된 제1의 보디부와, 상기 주부에 덮어지지 않은 상기 제1부분에서 형성된 제1도전형의 제1의 활성영역과, 상기 제1방향으로 신장하는 제1부분과, 상기 제2방향으로 해당 제1부분의 일측으로부터 연장하는 제2부분을 가지는 제2의 SOI 층과, 상기 제2의 SOI 층의 상기 제1부분의 일부와 절연 되면서 이것을 상기 제2방향에서 덮는 주부와, 상기 제2의 SOI 층의 상기 제2부분의 일부를 덮는 단부를 가지는 제2의 게이트 전극과, 상기 제2의 게이트 전극의 상기 주부에 덮어지지 않은 상기 제2의 SOI 층의 상기 제1부분에서 형성된 제2의 보디부와, 상기 제2의 게이트 전극의 상기 주부에 덮어지지 않는 상기 제2의 SOI층의 상기 제1부분에서 형성된 제2도전형의 제2의 활성영역을 구비하고, 상기 제1의 SOI 층의 상기 제2부분과 상기 제2의 SOI 층의 상기 제2부분이 인접하여 배치되며, 상기 제1의 게이트 전극의 상기 단부와 상기 제2의 게이트의 상기 단부가 인접하여 배치되고, 한쌍의 상기 제1의 활성영역과 상기 제1의 게이트 전극과가 제1의 SOI 트랜지스터를 구성하며, 한쌍의 상기 제2의 활성영역과 상기 제2의 게이트 전극이 제2의 SOI 트랜지스터를 구성하고, 상기 제1의 SOI 층의 상기 제2부분과, 상기 제2의 SOI 층의 상기 제2부분과, 상기 제1의 게이트 전극의 상기 단부와, 상기 제2의 게이트의 상기 단부가 공통으로, 상기 제1의 방향과 상기 제2의 방향이 연장하는 평면에 대해 1개소에서 접속되는 것을 특징으로 하는 반도체 장치.
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