KR100238240B1 - 반도체장치의 입력버퍼 - Google Patents

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Abstract

본 발명은 반도체 장치의 입력 버퍼에 관한 것으로서, 전원 전압과 접지 전압 사이에 입력 전압의 레벨을 반전시키는 수단을 가지며 제1 제어 신호에 의해 상기 입력 전압의 레벨을 반전시키는 제1 입력 전압 반전부 및 상기 제1 입력 전압 반전부에 연결되어 상기 접지 전압의 승압이 발생할 때 제1 제어 전압과 상기 제1 제어 신호에 의하여 상기 전원 전압과 출력단 및 상기 접지 전압과 출력단의 전류 공급 능력비를 조정하는 제1 입력 레벨 조정부를 구비함으로써 접지 전압의 승압이 발생하더라도 일정한 출력 전압을 출력할 수 있다. 또, 단순한 입력 레벨의 변경에 따른 반도체 장치의 전체 동작 속도의 저하, 입력 신호의 상태에 따른 동작 특성의 불균형 등 반도체 장치의 전체 동작 특성이 악화되지 않는다.

Description

반도체 장치의 입력 버퍼
본 발명은 반도체 장치의 입력 버퍼(bufer)에 관한 것으로서, 특히 접지 전압의 승압이 발생하더라도 안정된 출력 전압을 출력하는 반도체 장치의 입력 버퍼에 관한 것이다.
입력 버퍼는 반도체 장치의 외부에서 공급되는 티티엘(TTL:Transistor-Transistor Logic) 레벨의 입력 신호를 받아서 씨모스(CMOS) 레벨의 신호로 변환하여 반도체 장치의 내부로 공급해주는 역할을 한다. 입력 버퍼와 더불어 대부분의 반도체 장치는 출력 버퍼를 구비하고 있다. 출력 버퍼는 대개 출력 버퍼의 출력단에 연결되는 큰 출력 부하를 구동하기 위해서 다른 회로단에 비해 상대적으로 큰 전류 특성을 갖는다. 이러한 큰 전류 특성을 갖는 출력 버퍼가 동작하게 되면 출력 버퍼를 구성하고 있는 반도체 소자들의 내부에 기생 유도 용량(inductance) 또는 정전 용량(capacitance)이 발생하게 되고, 이로 인하여 접지 전압이 순간적으로 높아지는 이른바 접지 전압의 승압(bouncing)이 발생하게 된다. 접지 전압의 승압은 복수의 데이터를 출력하여야 하는 멀티바이트(mult-byte)형 반도체 장치나 고속의 억세스 타임(access time)을 특징으로 하는 반도체 장치에서는 매우 심각한 문제로 대두되고 있다. 더욱이 티티엘 레벨을 입력으로 하는 반도체 장치의 입력 버퍼는 접지 전압의 승압이 발생할 경우 내부 회로에 불안정한 전압을 공급하게 되어 내부 회로가 오동작을 일으키는 원인이 될 수가 있다. 때문에 접지 전압의 승압이 발생하더라도 안정된 전압을 공급할 수 있는 입력 버퍼가 요구된다.
도 1은 종래의 반도체 장치의 입력 버퍼 회로도이다. 도 1에 도시된 회로의 구성을 살펴보면, 전원 전압인 Vdd에 PMOS트랜지스터인 P1과 P2가 직렬로 연결되어있고, 상기 P2에 NMOS트랜지스터인 N1이 연결되어있다. 상기 P2와 N1의 게이트들과 드레인들은 서로 공통으로 연결되어 인버터 역할을 한다. 또, 상기 N1에 병렬로 NMOS트랜지스터인 N2가 연결되어있으며, 상기 P2와 N1의 드레인들이 공통 연결된 노드(node)를 ND1이라 하고, ND1에 출력부(11)가 연결되어 상기 출력부(11)를 통해서 출력 신호인 A1과 A1b가 출력된다. A1b는 A1의 역상 신호이다. 그리고 상기 P2와 N1의 게이트들에 외부 신호인 XA1이 인가되고, 상기 P1과 N2의 게이트들에 칩인에이블(chip enable) 신호인 CS1b가 인가된다.
도 2는 상기 도 1에 사용되는 신호들의 타이밍도이다. 도 2를 참조하여 도 1에 도시된 회로의 동작을 설명하기로 한다. 먼저, N1이 완전히 도통되게하는 입력 전압을 VIH(Input High Voltage)라고 한다. XA1의 전압이 VIH가 되면 N1은 도통하고 P2는 불통이 되므로 ND1은 논리 '0'이 된다. 그러면 A1은 논리 '1'이 되고 A1b는 논리 '0'이 된다. 그런데 도 2에 나타낸 것과 같이 T 시간동안 접지 전압의 승압이 발생하여 접지 전압이 Vt1만큼 상승하면, N1의 게이트와 소오스간 전압인 VGS가 VIH에서 (VIH-Vt1)으로 감소하게 되어 N1은 불통되고 P2가 도통된다. 때문에 ND1이 논리 '0'에서 논리 '1'로 천이되어 A1을 논리 '1'에서 논리 '0'로, A1b를 논리 '0'에서 논리 '1'로 천이시킨다. 이것은 출력부(11)가 비정상적인 출력 신호를 출력한 결과가 되어 버린다.
상술한 바와 같이 종래의 입력 버퍼는 접지 전압의 승압이 발생하면 비정상적인 출력 신호를 출력하는 경우가 발생할 수가 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는, 접지 전압의 승압이 발생하더라도 정상적인 출력 신호를 출력할 수 있는 반도체 장치의 입력 버퍼를 제공하는데 있다.
도 1은 종래의 반도체 장치의 입력 버퍼 회로도.
도 2는 상기 도 1에 사용되는 신호들의 타이밍도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 입력 버퍼 회로도.
도 4는 상기 도 3에 사용되는 신호들의 타이밍도.
도 5는 상기 도 3에 도시된 제1 입력 레벨 조정부에 인가되는 제1 제어 전압을 제공하는 정전압 회로도.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치의 입력 버퍼 회로도.
상기 과제를 이루기 위하여 본 발명은, 전원 전압과 접지 전압 사이에 입력 전압의 레벨을 반전시키는 수단을 가지며 제1 제어 신호에 의해 상기 입력 전압의 레벨을 반전시키는 제1 입력 전압 반전부 및 상기 제1 입력 전압 반전부에 연결되어 상기 접지 전압의 승압이 발생할 때 제1 제어 전압과 상기 제1 제어 신호에 의하여 상기 전원 전압과 출력단 및 상기 접지 전압과 출력단의 전류 공급 능력비를 조정하는 제1 입력 레벨 조정부를 구비하는 반도체 장치의 입력 버퍼를 제공한다.
바람직하기는, 상기 제1 입력 전압 반전부는 그 출력단에 상기 제1 입력 전압 반전부에서 출력되는 신호와 동상인 신호 및 역상인 신호를 출력하는 제1 버퍼부를 더 구비한다.
또, 상기 제1 입력 전압 반전부는 상기 전원 전압에 소오스가 연결되고 상기 제1 제어 신호에 게이트가 연결된 제1 PMOS트랜지스터와, 상기 제1 PMOS트랜지스터의 드레인에 소오스가 연결되고 게이트는 입력 신호에 연결되는 제2 PMOS트랜지스터와, 상기 제2 PMOS트랜지스터의 드레인과 게이트에 드레인과 게이트가 각각 연결되고 접지 전압에 소오스가 연결된 제1 NMOS트랜지스터와, 상기 전원 전압에 소오스가 연결되고 상기 제1 입력 레벨 조정부에 게이트가 연결된 제3 PMOS트랜지스터와, 상기 제3 PMOS트랜지스터의 드레인에 소오스가 연결되고 상기 제1 제어 신호에 게이트가 연결된 제4 PMOS트랜지스터와, 상기 제4 PMOS트랜지스터의 드레인에 소오스가 연결되고 상기 제2 PMOS트랜지스터의 게이트에 게이트가 연결되며 상기 제2 PMOS트랜지스터의 드레인에 드레인이 연결된 제5 PMOS트랜지스터, 및 상기 제5 PMOS트랜지스터의 드레인에 드레인이 연결되고 상기 제1 제어 신호에 게이트가 연결되며 접지 전압에 소오스가 연결된 제2 NMOS트랜지스터로 구성한다.
또한, 상기 제1 입력 레벨 조정부는 상기 전원 전압에 소오스가 연결되고 상기 제1 제어 신호에 게이트가 연결된 제6 PMOS트랜지스터와, 상기 제6 PMOS트랜지스터의 드레인에 소오스가 연결되고 상기 제1 제어 전압에 게이트가 연결되며 드레인이 상기 제1 입력 조정부의 출력단이 되는 제7 PMOS트랜지스터와, 상기 제7 PMOS트랜지스터의 드레인과 게이트에 드레인과 게이트가 각각 연결되고 접지단에 소오스가 연결된 제3 NMOS트랜지스터, 및 상기 제3 NMOS트랜지스터의 드레인에 드레인이 연결되고 상기 제1 제어 신호에 게이트가 연결되며 접지 전압에 소오스가 연결된 제4 NMOS트랜지스터로 구성한다.
상기 과제를 이루기 위하여 본 발명은 또한, 전원 전압과 접지 전압 사이에 입력 전압의 레벨을 반전시키는 수단을 가지며 제2 제어 신호에 의해 상기 입력 전압의 레벨을 반전시키는 제2 입력 전압 반전부와, 상기 제2 입력 전압 반전부의 출력단에 연결되어 상기 접지 전압과 출력단의 전류 공급 능력비를 높여주는 제어부 및 상기 제2 입력 전압 반전부에 연결되어 상기 접지 전압의 승압이 발생할 때 제2 제어 전압과 상기 제2 제어 신호에 의하여 상기 전원 전압과 출력단 및 상기 접지 전압과 출력단의 전류 공급 능력비를 조정하는 제2 입력 레벨 조정부를 구비하는 반도체 장치의 입력 버퍼를 제공한다.
바람직하기는, 상기 제2 입력 전압 반전부는 그 출력단에 상기 제2 입력 전압 반전부에서 출력되는 신호와 동상인 신호 및 역상인 신호를 출력하는 제2 버퍼부를 더 구비하며, 상기 제어부는 상기 제2 입력 전압 반전부의 출력단에 소오스가 연결되고 상기 제2 입력 레벨 조정부의 출력단에 게이트가 연결되며 상기 접지 전압에 소오스가 연결된 제9 NMOS트랜지스터로 구성한다.
또, 상기 제2 입력 전압 반전부는 상기 전원 전압에 소오스가 연결되고 상기 제2 제어 신호에 게이트가 연결된 제8 PMOS트랜지스터와, 상기 제8 PMOS트랜지스터의 드레인에 소오스가 연결되고 게이트는 입력 신호에 연결된 제9 PMOS트랜지스터와, 상기 제9 PMOS트랜지스터의 드레인과 게이트에 드레인과 게이트가 각각 연결되고 접지 전압에 소오스가 연결된 제5 NMOS트랜지스터와, 상기 전원 전압에 소오스가 연결되고 상기 제2 입력 레벨 조정부에 게이트가 연결된 제10 PMOS트랜지스터와, 상기 제10 PMOS트랜지스터의 드레인에 소오스가 연결되고 상기 제2 제어 신호에 게이트가 연결된 제11 PMOS트랜지스터와, 상기 제11 PMOS트랜지스터의 드레인에 소오스가 연결되고 상기 제9 PMOS트랜지스터의 게이트에 게이트가 연결되며 상기 제9 PMOS트랜지스터의 드레인에 드레인이 연결된 제12 PMOS트랜지스터, 및 상기 제12 PMOS트랜지스터의 드레인에 드레인이 연결되고 상기 제2 제어 신호에 게이트가 연결되며 접지 전압에 소오스가 연결된 제6 NMOS트랜지스터로 구성한다.
또한, 상기 제2 입력 레벨 조정부는 상기 전원 전압에 소오스가 연결되고 상기 제2 제어 신호에 게이트가 연결된 제13 PMOS트랜지스터와, 상기 제13 PMOS트랜지스터의 드레인에 소오스가 연결되고 상기 제2 제어 전압에 게이트가 연결되며 드레인이 상기 제2 입력 조정부의 출력단이 되는 제14 PMOS트랜지스터와, 상기 제14 PMOS트랜지스터의 드레인과 게이트에 드레인과 게이트가 각각 연결되고 접지 전압에 소오스가 연결된 제7 NMOS트랜지스터, 및 상기 제7 NMOS트랜지스터의 드레인에 드레인이 연결되고 상기 제2 제어 신호에 게이트가 연결되며 접지 전압에 소오스가 연결된 제8 NMOS트랜지스터로 구성한다.
상기 본 발명의 입력 버퍼에 따르면, 접지 전압의 승압이 발생하더라도 정상적인 출력 신호를 출력하게 된다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 입력 버퍼 회로도이다. 도 3에 도시된 입력 버퍼 회로는 전원 전압인 Vdd와 접지 전압인 GND 사이에 제1 입력 전압인 XA2의 레벨을 반전시키는 수단을 가지며 제1 제어 신호인 CS2b에 의해 상기 XA2의 전압 레벨을 반전시키는 제1 입력 전압 반전부(21)와, 상기 제1 입력 전압 반전부(21)에 연결되어 상기 GND의 승압이 발생할 때 제1 제어 전압인 VREF2와 상기 CS2b에 의하여 상기 VDD와 출력단 및 상기 GND와 출력단의 전류 공급 능력비를 조정하는 제1 입력 레벨 조정부(23), 및 상기 제1 입력 전압 반전부(21)의 출력단에 연결되어 상기 제1 입력 전압 반전부(21)에서 출력되는 신호와 동상 신호인 A2 및 역상 신호인 A2b를 출력하는 제1 버퍼부(25)로 구성되어있다.
상기 제1 입력 전압 반전부(21)는 상기 Vdd에 소오스가 연결되고 상기 CS2b에 게이트가 연결된 제1 PMOS트랜지스터(31)와, 상기 제1 PMOS트랜지스터(31)의 드레인에 소오스가 연결되고 게이트는 XA2에 연결되는 제2 PMOS트랜지스터(32)와, 상기 제2 PMOS트랜지스터(32)의 드레인과 게이트에 드레인과 게이트가 각각 연결되고 GND에 소오스가 연결된 제1 NMOS트랜지스터(41)와, 상기 Vdd에 소오스가 연결되고 상기 제1 입력 레벨 조정부(23)에 게이트가 연결된 제3 PMOS트랜지스터(33)와, 상기 제3 PMOS트랜지스터(33)의 드레인에 소오스가 연결되고 상기 CS2b에 게이트가 연결된 제4 PMOS트랜지스터(34)와, 상기 제4 PMOS트랜지스터(34)의 드레인에 소오스가 연결되고 상기 제2 PMOS트랜지스터(32)의 게이트에 게이트가 연결되며 상기 제2 PMOS트랜지스터(32)의 드레인에 드레인이 연결된 제5 PMOS트랜지스터(35), 및 상기 제5 PMOS트랜지스터(35)의 드레인에 드레인이 연결되고 상기 CS2b에 게이트가 연결되며 GND에 소오스가 연결된 제2 NMOS트랜지스터(42)로 구성되어있다.
상기 제2 PMOS트랜지스터(32)와 제1 NMOS트랜지스터(41)와 제5 PMOS트랜지스터(35)와 제2 NMOS트랜지스터(42)의 각 드레인이 공통으로 연결되어있는 노드를 ND2라 한다.
상기 제1 입력 레벨 조정부(23)는 상기 Vdd에 소오스가 연결되고 상기 CS2b에 게이트가 연결된 제6 PMOS트랜지스터(36)와, 상기 제6 PMOS트랜지스터(36)의 드레인에 소오스가 연결되고 상기 VREF2에 게이트가 연결되며 드레인이 상기 제1 입력 레벨 조정부(23)의 출력단이 되는 제7 PMOS트랜지스터(37)와, 상기 제7 PMOS트랜지스터(37)의 드레인과 게이트에 드레인과 게이트가 각각 연결되고 GND에 소오스가 연결된 제3 NMOS트랜지스터(43), 및 상기 제3 NMOS트랜지스터(43)의 드레인에 드레인이 연결되고 상기 CS2b에 게이트가 연결되며 GND에 소오스가 연결된 제4 NMOS트랜지스터(44)로 구성되어있다.
상기 제7 PMOS트랜지스터(37)와 제3 NMOS트랜지스터(43)와 제4 NMOS트랜지스터(44)의 각 드레인이 공통으로 연결되어있는 노드를 ND3이라 한다.
상기 제1 버퍼부(25)는 상기 제1 입력 전압 반전부(21)의 출력단에 순차적으로 연결된 제1 내지 제3 인버터들(81,82,83)과, 상기 제1 인버터(81)의 출력을 입력으로 하는 제4 인버터(84)로 구성되어있다. 상기 제3 인버터(83)의 출력 신호가 상기 제1 입력 전압 반전부(21)의 출력 신호와 역상인 A2이고, 상기 제4 인버터(84)의 출력 신호가 상기 제1 입력 전압 반전부(21)의 출력 신호와 동상인 A2b이다.
도 4는 상기 도 3에 사용되는 신호들의 타이밍도이다. 도 4를 참조하여 도 3의 입력 버퍼의 동작을 설명하기로 한다. 먼저, N1이 완전히 도통되게하는 입력 전압을 VIH라고 한다. 여기서, ND2의 전압이 논리 '1'이 되거나 논리 '0'이 되는 경계선 상의 전압은 제1 NMOS트랜지스터(41)와 제2 PMOS트랜지스터(32) 및 제5 PMOS트랜지스터(35)의 전류 구동 능력에 좌우되고 이러한 경계선 상의 전압을 입력 레벨이라고 한다. 즉, 제2 PMOS트랜지스터(32)에 비해 제1 NMOS트랜지스터(41)의 구동 능력이 상대적으로 크면 입력 레벨은 하향 조정되어 상대적으로 높은 VIH에서도 ND2의 전압은 논리 '0'을 유지할 것이고, 제2 PMOS트랜지스터(32)에 비해 제1 NMOS트랜지스터(41)의 전류 구동 능력이 상대적으로 작으면 입력 레벨은 상향 조정되어 상대적으로 낮은 VIH에서도 ND2의 전압은 쉽게 논리 '1'로 변화할 수 있다. 그런데 제2 PMOS트랜지스터(32)와 제5 PMOS트랜지스터(35)가 병렬로 연결되어있으므로 도 3과 같은 입력 버퍼에서는 제2 PMOS트랜지스터(32)와 제5 PMOS트랜지스터(35) 및 제1 NMOS트랜지스터(41)의 전류 구동 능력의 비에 따라 입력 레벨이 결정된다.
정상적인 동작 상태에서는 XA2의 전압은 VIH가 된다. 따라서 제1 NMOS트랜지스터(41)는 도통하고 제2 PMOS트랜지스터(32)는 불통이 되어 제1 입력 전압 반전부(21)의 출력 전압인 ND2는 논리 '0'이 된다. 그러면 A2는 논리 '1'이 되고 A2b는 논리 '0'이 된다. 이 때 도 4에 나타낸 것처럼 T 시간동안 접지 전압의 승압이 발생하여 GND가 Vt2만큼 상승하면, 제1 입력 전압 반전부(21)의 입력 레벨과 제1 입력 레벨 조정부(23)의 입력 레벨이 동시에 상승한다. 하지만, 제2 PMOS트랜지스터(32)와 제5 PMOS트랜지스터(35) 및 제1 NMOS트랜지스터(41)의 전류 구동 능력의 비율로 결정되는 제1 입력 전압 반전부(21)의 입력 레벨보다 제7 PMOS트랜지스터(37)와 제3 NMOS트랜지스터(43)의 전류 구동 능력의 비율로 결정되는 제1 입력 레벨 조정부(23)의 입력 레벨이 더 높은 경우, 낮은 VT2에서 제1 입력 레벨 조정부(23)의 출력 전압은 논리 '0'에서 논리 '1'로 천이된다. 그러나, 제1 입력 전압 반전부(21)의 입력 레벨은 제1 입력 레벨 조정부(23)의 입력 레벨보다 낮기 때문에 상기 낮은 VT2에서는 제1 입력 전압 반전부(21)의 출력 전압은 변하지 않는다. 제1 입력 레벨 반전부의 출력 전압이 논리 '1', 즉 ND3의 전압이 논리 '1'이기 때문에 제3 PMOS트랜지스터(33)는 불통이 된다. 그로 인하여 제1 입력 전압 반전부(21)의 입력 레벨은 제2 PMOS트랜지스터(32)와 제1 NMOS트랜지스터(41)의 전류 구동 능력의 비율에 의하여 결정되므로 제1 입력 전압 반전부(21)의 입력 레벨은 더 낮아져서 VT2가 더 높아지더라도 ND2의 전압 레벨은 변하지 않게 되어 도 3에 도시된 입력 버퍼는 정상적인 동작을 수행하게 된다.
또한, 상기 제1 입력 레벨 조정부(23)는 잡음 신호에 의한 GND의 승압이 도 1의 입력 버퍼를 비정상적으로 동작시킬 정도로 발생하는 경우에만 동작하여 자동으로 입력 레벨을 하향 조정하므로 하향 조정된 입력 레벨에 의한 반도체 장치의 전체 동작 속도의 저하, 입력 신호의 상태에 따른 동작 특성의 불균형 등 반도체 장치 전체의 동작 특성을 악화시키는 동작 상태인 저동작 전압, 고동작 온도의 조건에서는 잡음 신호가 통상적으로 발생치 않아 상기 제1 입력 레벨 조정부(23)도 동작하지 않는다. 뿐만 아니라 잡음 신호가 흔히 발생하여 상기 입력 버퍼가 동작하는 고동작 전압, 저동작 온도에서는 입력 레벨 하향 조정에 따른 반도체 장치 전체의 동작 특성의 악화가 발생할 소지가 없어 입력 버퍼의 동작 상에 별 다른 문제가 없다.
도 5는 도 3에 도시된 제1 입력 레벨 조정부(23)에 인가되는 제1 제어 전압인 VREF2를 제공하는 정전압 회로도이다. 도 5의 정전압 회로(91)는 공지의 회로이므로 설명을 생략하기로 한다.
도 6는 본 발명의 제2 실시예에 따른 반도체 장치의 입력 버퍼 회로도이다. 도 5에 도시된 입력 버퍼는 전원 전압인 Vdd와 접지 전압인 GND 사이에 제2 입력 전압인 XA3의 레벨을 반전시키는 수단을 가지며 제2 제어 신호인 CS3b에 의해 상기 XA3의 레벨을 반전시키는 제2 입력 전압 반전부(51)와, 상기 제2 입력 전압 반전부(51)의 출력단에 연결되어 상기 GND와 출력단의 전류 공급 능력비를 높여주는 제어부(55)와, 상기 제2 입력 전압 반전부(51)에 연결되어 상기 GND의 승압이 발생할 때 VREF3와 상기 CS3b에 의하여 상기 Vdd와 출력단 및 상기 GND와 출력단의 전류 공급 능력비를 조정하는 제2 입력 레벨 조정부(53), 및 상기 제2 입력 전압 반전부(51)의 출력을 입력으로하여 상기 제2 입력 전압 반전부(51)에서 출력되는 신호와 동상 신호인 A3 및 역상 신호인 A3b를 출력하는 제2 버퍼부(57)로 구성되어있다.
상기 제2 입력 전압 반전부(51)는 상기 Vdd에 소오스가 연결되고 상기 CS3b에 게이트가 연결된 제8 PMOS트랜지스터(61)와, 상기 제8 PMOS트랜지스터(61)의 드레인에 소오스가 연결되고 게이트는 XA3에 연결되는 제9 PMOS트랜지스터(62)와, 상기 제9 PMOS트랜지스터(62)의 드레인과 게이트에 드레인과 게이트가 각각 연결되고 GND에 소오스가 연결된 제5 NMOS트랜지스터(71)와, 상기 Vdd에 소오스가 연결되고 상기 제2 입력 레벨 조정부(53)에 게이트가 연결된 제10 PMOS트랜지스터(63)와, 상기 제10 PMOS트랜지스터(63)의 드레인에 소오스가 연결되고 상기 CS3b에 게이트가 연결된 제11 PMOS트랜지스터(64)와, 상기 제11 PMOS트랜지스터(64)의 드레인에 소오스가 연결되고 상기 제9 PMOS트랜지스터(62)의 게이트에 게이트가 연결되며 상기 제9 PMOS트랜지스터(62)의 드레인에 드레인이 연결된 제12 PMOS트랜지스터(65), 및 상기 제12 PMOS트랜지스터(65)의 드레인에 드레인이 연결되고 상기 CS3b에 게이트가 연결되며 GND에 소오스가 연결된 제6 NMOS트랜지스터(72)로 구성되어있다.
상기 제2 입력 레벨 조정부(53)는 상기 Vdd에 소오스가 연결되고 상기 CS3b에 게이트가 연결된 제13 PMOS트랜지스터(66)와, 상기 제13 PMOS트랜지스터(66)의 드레인에 소오스가 연결되고 상기 VREF3에 게이트가 연결되며 드레인이 상기 제2 입력 레벨 조정부의 출력단이 되는 제14 PMOS트랜지스터(67)와, 상기 제14 PMOS트랜지스터(67)의 드레인과 게이트에 드레인과 게이트가 각각 연결되고 GND에 소오스가 연결된 제7 NMOS트랜지스터(73), 및 상기 제7 NMOS트랜지스터(73)의 드레인에 드레인이 연결되고 상기 CS3b에 게이트가 연결되며 GND에 소오스가 연결된 제8 NMOS트랜지스터(74)로 구성되어있다.
상기 제어부(55)는 상기 제2 입력 전압 반전부(51)의 출력단에 소오스가 연결되고 상기 제2 입력 레벨 조정부(53)의 출력단에 게이트가 연결되며 상기 GND에 소오스가 연결된 제9 NMOS트랜지스터(75)로 구성되어있다.
상기 제2 버퍼부(57)는 상기 제2 입력 전압 반전부(51)의 출력단에 순차적으로 연결된 제5 내지 제7 인버터들(86,87,88)과, 상기 제5 인버터(86)의 출력을 입력으로 하는 제8 인버터(89)로 구성되어있다. 상기 제7 인버터(88)의 출력 신호가 상기 제2 입력 전압 반전부(51)의 출력 신호와 역상인 A3이고, 상기 제8 인버터(89)의 출력 신호가 상기 제2 입력 전압 반전부(51)의 출력 신호와 동상인 A3b이다.
상기 VREF3을 공급하는 회로로는 도 5의 정전압 회로(91)가 이용된다.
도 6에 도시된 입력 버퍼의 동작은 도 3에 도시된 회로의 동작과 동일하므로 중복 설명은 생략하기로 한다. 다만, GND가 증가할 경우 제2 입력 레벨 조정부(53)의 출력 전압이 논리 '1'이 되어 제9 NMOS트랜지스터(75)가 도통하게 되고 그로 인하여 제2 입력 전압 반전부(51)의 출력 전압은 제9 PMOS트랜지스터(62) 및 제5 NMOS트랜지스터(71)와 제9 NMOS트랜지스터(75)의 전류 구동 능력의 비율에 의해 결정된다.
또한, 상기 도 5에서 제10 PMOS트랜지스터(63)와 제11 PMOS트랜지스터(64) 및 제12 PMOS트랜지스터(65)가 제거되어도 동일한 효과를 가져올 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 접지 전압의 승압이 발생하더라도 일정한 출력 전압을 출력할 수 있다. 또, 단순한 입력 레벨의 변경에 따른 반도체 장치의 전체 동작 속도의 저하, 입력 신호의 상태에 따른 동작 특성의 불균형 등 반도체 장치의 전체 동작 특성이 악화되지 않는다.

Claims (10)

  1. 전원 전압과 접지 전압 사이에 제1 입력 전압의 레벨을 반전시키는 수단을 가지며 제어 신호에 의해 상기 제1 입력 전압의 레벨을 반전시키는 제1 입력 전압 반전부; 및
    상기 제1 입력 전압 반전부에 연결되어 상기 접지 전압의 승압이 발생할 때 제1 제어 전압과 상기 제1 제어 신호에 의하여 상기 전원 전압과 출력단 및 상기 접지 전압과 출력단의 전류 공급 능력비를 조정하는 제1 입력 레벨 조정부를 구비하는 것을 특징으로 하는 반도체 장치의 입력 버퍼.
  2. 제1항에 있어서, 상기 제1 입력 전압 반전부는 그 출력단에 상기 제1 입력 전압 반전부에서 출력되는 신호와 동상인 신호 및 역상인 신호를 출력하는 제1 버퍼부를 더 구비하는 것을 특징으로 하는 반도체 장치의 입력 버퍼.
  3. 제2항에 있어서, 상기 제1 버퍼부는 상기 제1 입력 전압 반전부의 출력단에 순차적으로 연결된 제1 내지 제3 인버터들과, 상기 제1 인버터의 출력을 입력으로 하는 제4 인버터로 구성되며, 상기 제3 인버터에서 상기 제1 입력 전압 반전부에서 출력되는 신호와 역상인 신호가 출력되고, 상기 제4 인버터에서 상기 제1 입력 전압 반전부에서 출력되는 신호와 동상인 신호가 출력되는 것을 특징으로 하는 반도체 장치의 입력 버퍼.
  4. 제1항에 있어서, 상기 제1 입력 전압 반전부는 상기 제1 전원에 소오스가 연결되고 상기 제1 제어 신호에 게이트가 연결된 제1 PMOS트랜지스터와, 상기 제1 PMOS트랜지스터의 드레인에 소오스가 연결되고 게이트는 제1 입력 신호에 연결되는 제2 PMOS트랜지스터와, 상기 제2 PMOS트랜지스터의 드레인과 게이트에 드레인과 게이트가 각각 연결되고 접지 전압에 소오스가 연결된 제1 NMOS트랜지스터와, 상기 제1 전원에 소오스가 연결되고 상기 제1 입력 레벨 조정부에 게이트가 연결된 제3 PMOS트랜지스터와, 상기 제3 PMOS트랜지스터의 드레인에 소오스가 연결되고 상기 제1 제어 신호에 게이트가 연결된 제4 PMOS트랜지스터와, 상기 제4 PMOS트랜지스터의 드레인에 소오스가 연결되고 상기 제2 PMOS트랜지스터의 게이트에 게이트가 연결되며 상기 제2 PMOS트랜지스터의 드레인에 드레인이 연결된 제5 PMOS트랜지스터, 및 상기 제5 PMOS트랜지스터의 드레인에 드레인이 연결되고 상기 제1 제어 신호에 게이트가 연결되며 접지 전압에 소오스가 연결된 제2 NMOS트랜지스터로 구성하는 것을 특징으로 하는 반도체 장치의 입력 버퍼.
  5. 제1항에 있어서, 상기 제1 입력 레벨 조정부는 상기 제1 전원에 소오스가 연결되고 상기 제1 제어 신호에 게이트가 연결된 제6 PMOS트랜지스터와, 상기 제6 PMOS트랜지스터의 드레인에 소오스가 연결되고 상기 제1 제어 전압에 게이트가 연결되며 드레인이 상기 제1 입력 조정부의 출력단이 되는 제7 PMOS트랜지스터와, 상기 제7 PMOS트랜지스터의 드레인과 게이트에 드레인과 게이트가 각각 연결되고 접지 전압에 소오스가 연결된 제3 NMOS트랜지스터, 및 상기 제3 NMOS트랜지스터의 드레인에 드레인이 연결되고 상기 제1 제어 신호에 게이트가 연결되며 접지 전압에 소오스가 연결된 제4 NMOS트랜지스터로 구성하는 것을 특징으로 하는 반도체 장치의 입력 버퍼.
  6. 전원 전압과 접지 전압 사이에 제2 입력 전압의 레벨을 반전시키는 수단을 가지며 제2 제어 신호에 의해 상기 제2 입력 전압의 레벨을 반전시키는 제2 입력 전압 반전부;
    상기 제2 입력 전압 반전부의 출력단에 연결되어 상기 접지 전압과 출력단의 전류 공급 능력비를 높여주는 제어부; 및
    상기 제2 입력 전압 반전부에 연결되어 상기 접지 전압의 승압이 발생할 때 제2 제어 전압과 상기 제2 제어 신호에 의하여 상기 전원 전압과 출력단 및 상기 접지 전압과 출력단의 전류 공급 능력비를 조정하는 제2 입력 레벨 조정부를 구비하는 것을 특징으로 하는 반도체 장치의 입력 버퍼.
  7. 제6항에 있어서, 상기 제2 입력 전압 반전부는 그 출력단에 상기 제2 입력 전압 반전부에서 출력되는 신호와 동상인 신호 및 역상인 신호를 출력하는 제2 버퍼부를 더 구비하는 것을 특징으로 하는 반도체 장치의 입력 버퍼.
  8. 제6항에 있어서, 상기 제2 입력 전압 반전부는 상기 전원에 소오스가 연결되고 상기 제2 제어 신호에 게이트가 연결된 제8 PMOS트랜지스터와, 상기 제8 PMOS트랜지스터의 드레인에 소오스가 연결되고 게이트는 입력 신호에 연결되는 제9 PMOS트랜지스터와, 상기 제9 PMOS트랜지스터의 드레인과 게이트에 드레인과 게이트가 각각 연결되고 접지 전압에 소오스가 연결된 제5 NMOS트랜지스터와, 상기 전원에 소오스가 연결되고 상기 제2 입력 레벨 조정부에 게이트가 연결된 제10 PMOS트랜지스터와, 상기 제10 PMOS트랜지스터의 드레인에 소오스가 연결되고 상기 제2 제어 신호에 게이트가 연결된 제11 PMOS트랜지스터와, 상기 제11 PMOS트랜지스터의 드레인에 소오스가 연결되고 상기 제9 PMOS트랜지스터의 게이트에 게이트가 연결되며 상기 제9 PMOS트랜지스터의 드레인에 드레인이 연결된 제12 PMOS트랜지스터, 및 상기 제12 PMOS트랜지스터의 드레인에 드레인이 연결되고 상기 제2 제어 신호에 게이트가 연결되며 접지 전압에 소오스가 연결된 제6 NMOS트랜지스터로 구성하는 것을 특징으로 하는 반도체 장치의 입력 버퍼.
  9. 제6항에 있어서, 상기 제2 입력 레벨 조정부는 상기 전원에 소오스가 연결되고 상기 제2 제어 신호에 게이트가 연결된 제13 PMOS트랜지스터와, 상기 제13 PMOS트랜지스터의 드레인에 소오스가 연결되고 상기 제2 제어 전압에 게이트가 연결되며 드레인이 상기 입력 조정부의 출력단이 되는 제14 PMOS트랜지스터와, 상기 제14 PMOS트랜지스터의 드레인과 게이트에 드레인과 게이트가 각각 연결되고 접지 전압에 소오스가 연결된 제7 NMOS트랜지스터, 및 상기 제7 NMOS트랜지스터의 드레인에 드레인이 연결되고 상기 제2 제어 신호에 게이트가 연결되며 접지 전압에 소오스가 연결된 제8 NMOS트랜지스터로 구성하는 것을 특징으로 하는 반도체 장치의 입력 버퍼.
  10. 제6항에 있어서, 상기 제어부는 상기 제2 입력 전압 반전부의 출력단에 소오스가 연결되고 상기 제2 입력 레벨 조정부의 출력단에 게이트가 연결되며 상기 접지 전압에 소오스가 연결된 제9 NMOS트랜지스터로 구성하는 것을 반도체 장치의 입력 버퍼.
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