KR100232980B1 - 광 스위칭 매트릭스 - Google Patents

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가브리아그 쟝-미셀
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미셀 푸르니에
알까뗄 엔. 브이.
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Abstract

광전자식 스위칭 매트릭스는 매트릭스의 입력에 인가된 각각의 셀에 파장을 할당하기 위해 매트릭스의 각각의 입력에 접속된 다수의 파장 변환기를 포함한다. 매트릭스의 모든 출력에 공통으로 접속된 광학 버퍼는 0과 k.Tc (여기에서 k는 정수이고, Tc는 셀의 기간이다) 사이에서 선택 가능한 기간 동안 각 셀을 저장한다. 공간 루팅단은 소정의 파장을 갖는 셀 만을 소정의 출력으로 통과시키는 매트릭스의 각각의 출력용 필터를 포함한다. 변환기 및 버퍼는 각 셀을 나타내는 루팅정보에 따라 상기 셀이 어드레스되는 매트릭스의 출력을 제어하고 각각의 셀이 스위칭매트릭스의 입력 시간과 동일한 시간에 제공된 동일한 출력으로 교환될 2개의 셀들 사이에서 충돌을 방지하기 위한 각각의 출력용 큐를 구성하기 위해 버퍼내에 저장되는 기간을 선택한다. 스위칭매트릭스는 전기 통신망의 응용에 이용된다.

Description

광 스위칭 매트릭스
제1도는 본 발명에 따른 다수의 스위칭 매트릭스를 포함하는 스위칭망의 일부분을 도시한 블록도.
제2도는 스위칭망이 포함하는 스위칭 매트릭스들 중 한 매트릭스의 블럭도.
* 도면의 주요부분에 대한 부호의 설명
51,180 : 스위칭 매트릭스 52 : 제어 장치
170,200 : 마이크로프로세서 171,201 : 입출력 인터페이스
172 : 번역 메모리 173,205 : 신호 발생 메모리
175 : 감시 메모리 181 : 버퍼
202 : 루팅 메모리 202 : 루팅메모리
203 : 포인터 메모리
본 발명은 멀티스테이지 스위치망(multistage switching network)을 구현하기 위한 광 스위칭 매트릭스(photonic switching matrix)에 관한 것이다. 본 발명은 광섬유 상에 비동기 시분한 멀티플렉싱된 고정 길이 셀 형태의 데이타를 스위칭하기 위한 점 재 점 및 점 대 다점 접속을 제공한다.
“TOPICAL MEETING ON PHOTONIC SWITCHING, KOBE, JAPAN, April 12-14, 1990 (참조 번호 : 14B2)”의 ATM 광 스위칭망이란 명칭의 논문에는 광 스위칭 매트릭스에 대해 기재되어 있는데. 이 광 스위칭 매트릭스는 셀의 헤더 내에 포함된 가상 채널 레이블 또는 가상 회로 그룹 레이블을 판독함으로써 n개의 입력에 셀이 도달하였는지를 인식하여 각 셀의 파장을 매트릭스의 한 출력을 나타내는 파장으로 변환하기 위해 매트릭스의 각각의 상기 입력들에서의 입력 인터페이스 모듈, 파장에 따라 셀을 매트릭스의 출력으로 분배하기 위한 분할기 및 필터로 각각 구성된 셀 선택기 및 동일한 출력에 어드레스되어 이 출력에 액세스하기 위해서 충돌이 일어날 수 잇는 셀들을 저장하기 위한 각 출력용의 광학 버퍼를 포함하고 있다.
공지된 이러한 형태의 스위칭 매트릭스의 단점은 각 매트릭스 출력용으로 광버퍼를 필요로 하게 된다는 것이다. 각각의 이러한 버퍼들은, 하나의 셀과 동일한 용량을 가지며 광 지연 라인의 형태일 수 있는 n개의 광 메모리, 및 n×m 스펙트럼 분할 스위치를 포함한다.
이러한 n×m 스위치는 각각의 셀의 파장을 셀 단위로 변환하기 위한 파장 변환기, 결합기, 분할기, 및 각 셀을 광 메모리 중 하나로 루팅하도록 튜닝될 수 있는 필터들을 포함한다. 직렬로 접속되는 광 메모리들은 셀의 지속 기간의 0 내지 m배 사이의 시간 지연을 발생시킨다.
이러한 공지된 형태의 매트릭스의 단점은 부품의 수가 증가되고 따라서 생산비용이 증가하는 각각의 매트릭스 출력을 위한 버퍼를 필요로 한다는 것이다.
본 발명의 목적은 공지된 형태의 매트릭스보다 비용은 적게 들고 복수 개를 결합함으로써 멀티스테이지 스위칭망을 구현할 수 있으며 점 대 다점 접속 및 점 대 점 접속을 제공하는 더 간단한 광 스위칭 메트릭스를 제공하는 데 있다.
본 발명은 비동기 시분할 멀티플렉싱된 고정 길이 셀 형태의 데이터를 스위칭하기 위한 N개의 입력과 n개의 출력을 구비한 광 스위칭 매트릭스로서, 상기 매트릭스의 입력에 인가되는 각각의 셀에 파장을 할당하기 위해 상기 매트릭스의 각각의 입력에 접속된 다수의 파장 변환기;
0과 k.Tc(여기서, k는 정수이고, Tc는 셀의 지속 기간이다.) 사이에서 선택 가능한 지속 기간 동안 각각의 셀을 저장하기 위해 상기 매트릭스의 모든 출력에 공통 접속된 광 버퍼 ;
소정의 파장을 갖는 셀만을 소정의 출력으로 전송하기 위한 상기 매트릭스의 각각의 출력용의 필터를 포함하는 공간 루팅 스테이지 및 각각의 셀에 대해 상기 셀이 어드레스되는 상기 매트릭스의 출력을 나타내는 루팅 정보에 따라 상기 변환기 및 상기 버퍼를 제어하고, 동일한 출력으로 스위칭되는 2개의 셀들간의 충돌을 방지하기 위해 각각의 출력용의 큐를 구성하기 위하여 각각의 셀이 상기 버퍼 내에 저장되는 지속 기간을 선책하기 위한 제어 수단을 포함하며, 상기 버퍼는 시간 지연 0,ㆍㆍㆍ,kㆍTc를 각각 발생시키며 상기 공간 루팅 스테이지의 입력에 접속된 출력을 갖는 (k+1) 지연 라인, 지연 라인의 입력에 접속된 출력과 n 입력을 각각 구비한(k+1) 결합기, 상기 버퍼의 입력을 구성하는 입력과 (k+1) 출력을 각각 구비한 n 분할기 및 상기 (k+1) 결합기들 중 한 결합기의 입력에 상기 n 분할기들 중 한 분할기의 출력을 각각 접속시키며, 각각의 분할기가 단일 결합기에 동시에 접속되도록 상기 제어 수단에 의해 제어되는 (k+1)ㆍn 광 게이트를 포함한다.
이 스위칭 매트릭스는 셀들이 어드레스되는 출력에 무관하게 모든 셀들을 저장하기 위한 하나의 버퍼만을 포함한다. 그러므로, 이것은 공지된 형태의 스위칭 매트릭스보다 구조가 간단해지며 비용도 적게 든다.
이하, 첨부 도면을 참조하여 본 발명의 특징에 대해 상세하게 설명하고자 한다.
제1도는 예컨대 3개의 스테이지를 포함할 수 있는 스위칭망의 제1스테이지의 일부를 도시한 것이다. 도시된 부분은 스위칭망의 입력부에서 비동기 시분할 멀티플렉스(MT1,ㆍㆍㆍ,MT8)에 접속된 장치(50), 입출력 멀티플렉스에 의해 장치(50)에 접속되고 입출력 멀티플렉스(ES'1,ㆍㆍㆍ,EX'8)에 의해 스위칭망의 다른 스 테이지(도시하지 않은)에 접속된 스위칭 매트릭스(51) 및 매트릭스(51)와 결합된 제어 장치(52)로 구성된다 .
매트릭스(51)는 매트릭스 행에 대한 16개의 입력 및 매트릭스 열에 대한 16개의 출력을 갖고 있는 매트릭스(180)을 포함한다. 그러므로, 매트릭스(51)의 각각의 입출력(ES1,ㆍㆍㆍ,ES8)은 매트릭스(180)의 16개의 입력(e1,ㆍㆍㆍ,e16)들 중 한 입력 및 매트릭스(180)의 16개의 출력(s1,ㆍㆍㆍ,s16)들 중 한 출력에 각각 접속된 분리된 입력 및 출력으로 구성된다.
또한, 매트릭스(51)는 4개의 루팅 비트가 각각의 셀에서 샘플링되어 제어 장치(52)에 공급될 수 있도록 하는 16개의 3중 포트 결합기 및 16개의 지연 라인을 포함한다. 예를 들어, 입출력(ES1)은 장치(52)가 루팅 비트를 해석하는데 필요한 처리 시간과 동일한 시간 지연을 발생시키는 지연 라인(167)과 직렬로 접속된 결합기(166)에 의해 매트릭스(180)의 입력(e1)에 접속된다. 또한, 입출력(ES1)은 매트릭스(180)의 출력(s1)에 직접 접속된다. 결합기(166)의 한 포트는 제어 장치(52)의 입력에 접속되는데, 이 제어 장치의 블록도에 대해서는 후술한다.
장치(50)는 결합기(160,161)와 같은 8 쌍의 3중 포트 결합기, 지연 라인(162,163)과 같은 8 쌍의 지연 라인, 및 결합기(164,165)와 같이 전기 제어 입력을 구비한 8 쌍의 3중 포트 결합기를 포함한다. 각각의 양방향 멀티플렉스(MT1,ㆍㆍㆍ,MT8)는 2개의 양방향 채널에 의해 장치(50)에 전송되어, 장치의 구성요소들이 이중화된다.
장치(50)는 또한 마이크로프로세서(170), 입출력 인터페이스(171), 번역 메모리(translation memory;172), 신호 발생 메모리(signalling memory:173), 감시 메모리(policing memory:175) 및 상기 모든 구성 요소와 상호 접속된 버스(174)를 포함한다.
가입자 단말기로부터 집중기(concentrator)를 경유하여 도달하는 셀은 결합기(160), 지연 라인(162) 및 결합기(164)를 연속적으로 통과한다. 결합기(160)는 제3포트가 인터페시스(171)의 입력에 접속되어 각 셀의 5개의 헤더 바이트를 인터페이스의 입력에 제공하는 수동 결합기이다. 지연 라인(162)은 마이크로프로세서(170)가 상기 헤더를 처리하는 데 필요한 시간과 동일한 시간 지연을 발생시킨다.
마이크로프로세서(170)는 에러 검출 워드를 재계산하여 이것을 헤더 내에 포함된 것과 비교함으로써 헤더를 검사하고, 새로운 레이블 값을 공급하는 메모리(172)를 참조함으로써 가상 회로 레이블 또는 가상 회로 그룹 레이블을 번역하며, 루팅 레이블을 실제 헤더에 가산하고, 새로운 가상 회로 또는 가상 회로 그룹 레이블을 번역할 수 있도록 새로운 에러 검출 워드를 게산하며, 종래의 감시 기능을 실행한다. 결합기(164)는 3개의 루팅 레이블 바이트만큼 진행된 셀 내에 새로운 헤더를 삽입하기 위한 능동 결합기이다. 이러한 목적을 달성하기 위해, 결합기(164)는 인터페이스(171)의 광 출력에 접속된 제3포트 및 전기 인에이블링 신호를 공급하는 인터페이스(171)의 출력에 접속된 전기 제어 입력을 갖고 있다. 또한, 결합기(164)는 공백 셀 대신에 신호 발생 또는 보유 셀을 제공하는 데 사용된다.
신호 발생 메모리(173)는 스위칭망(5)을 드나드는 신호 발생 셀, 예를 들어 통신망의 제어 시스템을 드나드는 신호 발생 셀을 저장한다.
제2도는 스위칭 매트릭스(180) 및 이와 결합된 제어 장치(52)의 상세한 블록도가 도시되어 있다. 장치(52)는 마이크로프로세서(200), 입출력 인터페이스(201), 루팅 메모리(202), 포인터 메모리(203), 신호 발생 메모리(205) 및 이들 모든 구성 요소를 상호 접속시키는 버스(204)를 포함한다.
스위칭 매트릭스(180)는 16개의 파장 변환기(183,ㆍㆍㆍ,184), 버퍼(181) 및 공간 스위칭 장치(182)를 포함한다. 변환기(183,ㆍㆍㆍ,184)는 매트릭스(180)의 16개의 입력(e1,ㆍㆍㆍ,e16)에 각각 접속된 16개의 입력, 버퍼(181)의 16개의 입력에 각각 접속된 16개의 출력, 및 제어 장치(52)의 인터페이스(201)의 출력에 각각 접속된 16개의 전기 제어 입력을 갖고 있다.
장치(182)는 매트릭스(180)의 16개의 입력(e1,ㆍㆍㆍ,e16)들 중 한 입력에서 수신한 각 셀을 매트릭스(180)의 16개의 출력(s1,ㆍㆍㆍ,s16)들 중 한 출력에 전송하기 위한 공간 스위칭을 수행한다.
버퍼(181)의 기능은 매트릭스(180)의 동일 출력이 동시에 도달하고 이에 어드레스되는 2개의 셀들 사이에서 충돌이 일어나는 종래의 문제점을 해결하는 수단으로서 장치(182) 내로 전송되기 전에 셀들을 지연시키기 위한 것이다. 16개의 출력(s1,ㆍㆍㆍ,s16)들 중 소정의 출력에 어드레스된 16 FIFO 형태의 큐 내의 셀을 지연시키는 것이 가능하여야 한다. 스위칭 매트릭스(180)에 있어서, 셀은 변환기(183 내지 184)에 의해 16가지 상이한 컬러로 할당될 수 있고, 셀의 컬러는 16개의 출력에 각각 관련된 16개의 큐들 사이의 관계를 구별하기 위한 수단을 제공하지만, 모든 출력에 공통으로 접속되는 지연 라인 세트 내의 셀을 저장한다. 이러한 큐들은 포 인터 메모리(203)내에 저장된 포인터를 사용하는 마이크로프로세서(200)에 의해 관리된다.
각 포인터 값은 0과 k-1 사이이다. 여기서, k는 버퍼(181)내의 지연 라인수이다. 이 예에서 k=16 이다. 소정의 큐 내에 저장하기 위한 다음 셀은 이러한 큐의 포인터가 q와 동일하고 q가 k-1 보다 작은 경우 순위(q+1)의 지연 라인 내에 기입될 수 있다. q=k-1인 경우, 큐는 포화 상태이고 이러한 셀은 버퍼(181)내에 기입될 수 없기 때문에 손실될 수 있다.
변환기(183,ㆍㆍㆍ,184)는 셀이 어드레스되는 출력의 수를 나타내는 루팅레이블로부터 장치(52)가 추출하는 4비트에 기초하여 인터페이스(201)를 경유하여 마이크로프로세서(200)에 의해 전기적으로 제어된다. 셀에 할당된 컬러는 매트릭스(180)의 출력에 나타난다.
루팅 메모리(202)는 어드레스되는 출력에 따라 컬러를 각 셀에 할당하기 위한 변환기(183,ㆍㆍㆍ,184)의 제어 파라미터, 및 셀이 점 대 점 접속부 또는 점 대 다점 접속부인지의 여부를 나타내는 각 셀의 지시자를 저장한다. 여기서, 셀은 루팅 메모리(202)가 장치(182)의 출력에 접속된 다수의 필터를 변환시키기 위한 파라미터를 공급하게 한다.
버퍼(181)는 16개의 분할기(185,ㆍㆍㆍ,186), 272개의 광 게이트(p1,ㆍㆍㆍ,p272), 16개의 결합기(187,ㆍㆍㆍ,188) 및 O, Tc, 2.Tc, 3.Tc,ㆍㆍㆍ15.Tc(여기에서, Tc는 셀 기간이다)와 각각 동일한 시간 지연을 발생시키는 16개의 지연 라인(189,ㆍㆍㆍ,190)으로 구성된다. 이러한 지연 라인은 셀의 컬러에 무관하게 0과 15.Tc 사이의 기간 만큼 소정의 셀을 지연시킬 수 있다. 분할기(185,ㆍㆍㆍ,186)는 버퍼(181)의 16개의 입력들 중 한 입력으로 각각 구성된 입력 및 272개의 광 게이트(p1,ㆍㆍㆍ,p272)들 중 한 게이트에 각각 접속된 17개의 출력들을 각각 갖고 있다.
각각의 분할기의 17개의 출력들 중 16개의 출력은 게이트들에 의해 16개의 결합기(187,ㆍㆍㆍ,188)들 중 한 결합기의 각각의 입력에 접속되고, 17번째 출력은 게이트에 의해 제어 장치(52)의 입출력 인터페이스(201)의 한 입력에 접속된다. 인터페이스(201)의 입력은 광전자 변환기 장치(도시하지 않음)를 갖고 있어서 마이크로프로세서(200)가 신호 발생 셀의 내용을 수신할 수 있다. 그러므로, 각각의 결합기(187,ㆍㆍㆍ,188)의 각각의 입력은 게이트(p1,ㆍㆍㆍ,p272)들 중 한 게이트에 의해 분할기(185,ㆍㆍㆍ,186)들 중 한 분할기의 출력에 접속된다. 그러므로, 매트릭스(180)의 16개의 입력들 중 소정의 입력에 도달하는 소정의 셀은 인터페이스(201)를 경유하여 마이크로프로세서(200)에 의해 서로 무관하게 제어되는 게이트(p1,ㆍㆍㆍ,p272)들 중 한 게이트를 개방시킴으로써 16개의 결합기(187,ㆍㆍㆍ,188)들중 소정의 결합기를 통과할 수 있다.
각각의 결합기(187,ㆍㆍㆍ,188)는 지연 라인(189,ㆍㆍㆍ,190)들 중 한 지연 라인에 접속된 출력을 갖고 있다. 그러므로, 제어 장치(52)는 모니터될 16개의 출력들 각각에 어드레스된 셀의 흐름을 인에이블시키고 결정될 각 셀에 할당된 시간 지연을 인에이블시키는 메모리(203)내에 포함된 포인터에 따라서 매트릭스(180)의 16개의 입력들 중 한 입력에 도달하는 각각의 셀을 0과 15.Tc 사이의 기간만큼 지연시키도록 판단한다. 버퍼(181)는 16 FIFO 큐와 마찬가지로 메모리(180)의 16개의 출력으로 작용한다.
각각의 큐 내에 저장될 수 있는 셀의 수는 지연 라인(189,ㆍㆍㆍ,190)의 수(k)만큼 설정된다. 이 예에 있어서, 이러한 수는 16이다. 참고 문헌인 1989년 발행의 “Buffer Sizing in an ATM Switch for both ATM 및 traffics”, Digital and Analog Cabled Systems의 국제 잡지, 제2권, 247-252페이지에는 각각의 출력에 대한 16개의 셀의 용량을 갖는 출력 버퍼가 10-10과 동일한 저 비율의 셀을 달성할 수 있는 것으로 기재되어 있다. 지연 라인(189,ㆍㆍㆍ,190)의 수(k)를 선택함으로써 소정의 손실 특성을 얻는 것이 가능하다.
본 발명의 실시예에 있어서, 스위칭망의 매트릭스는 집중기에 어드레스된 셀의 순서를 스위칭하는데, 이들의 초기 순서는 2개의 루팅 비트에 의해 나타난다. 이들의 초기 순서를 재설정하기 위해 셀은 버퍼(181)의 내부에서 이러한 순서로 판독되어야 한다. 각각의 출력 멀티플렉스의 큐는 1, 2, 3, 4로 순위화된 셀을 저장하기에 각각 적합한 4개의 독립 “서브큐(sub-queues)”와 유사한 마이크로프로세서(200), 루팅 메모리(202) 및 포인터 메모리(203)에 의해 운영된다.
셀들의 순서(C2, C1, C4, C3)로 매트릭스(181)의 입력에 도달할지라도 매트릭스(181)의 소정의 출력에 순서(C1, C2, C3, C4)로 제공되는 4개의 셀을 대기시키는 것이 고려된다. 셀(C2)은 제2의 서브큐 내에 기입되고, 셀(C1)은 제1의 서브큐 내에 기입되며, 셀(C4)는 제4의 서브큐 내에 기입되고, 셀(C3)은 제3의 서브큐 내에 기입된다. 기입된 서브큐는 각 셀의 순위를 나타내는 2개의 루팅 비트와 관련된 출력용 큐의 4개의 미정 서브큐러부터 선택된다. 판독된 서브큐는 제1, 제2, 제3, 제4 등의 주기로 선택된다.
공간용 스위칭 장치(182)는 버퍼(181)의 16개의 출력에 각각 접속되고 16개의 지연 라인(189,ㆍㆍㆍ,190)의 출력에 의해 형성된 16개의 입력을 갖고 있는 결합기(191), 결합기(191)의 출력에 의해 공급된 광학 신호를 증폭하는 광학 증폭기, 증폭기(192)에 접속된 하나의 입력과 16개의 출력을 갖고 있는 분할기(193), 및 분할기(193)의 각각의 출력에 접속된 입력, 인터페이스(201)의 출력에 접속된 전기 제어 입력을 각각 가지며, 16가지 컬러들 중 한 컬러 및 스위칭 매트릭스(180)의 16개의 출력(s1,ㆍㆍㆍ,s16)들 중 한 출력으로 구성된 출력을 선택하는 16개의 필터(194,ㆍㆍㆍ,195)로 구성된다.
결합기(191), 증폭기(192) 및 분할기(193)는 16개의 필터(194,ㆍㆍㆍ,195)에 인가되도록 버퍼(181)에 체류하는 모든 셀을 인에이블시킨다. 각각의 필터는 각각의 셀 기간동안 제어 장치(52)에 의해 필터를 공급된 전기 제어 신호에 의해 선택된 컬러만을 통과시킨다. 필터들은 각각의 필터에 적용되는 방식으로 상이한 컬러를 한 점에서 유일하게 정해진 다른 점까지 셀을 루팅시키도록 제어되는 것이 통상적이다. 소정의 경우에, 메시지를 다중 어드레스로 동시에 반송하기 위한 예에서의 이러한 필터들은 동일한 셀의 다수의 어드레스를 나타내는 다수의 필터에서 동일한 컬러를 여과시키도록 요구받을 수 있다.

Claims (3)

  1. 광섬유 상에 비동기 시분할 멀티플렉싱된 고정 길이 셀의 형태의 데이타를 스위칭하기 위한 n개의 입력 및 n개의 출력을 구비한 광 스위칭 매트릭스(photonic switching matrix)에 있어서 상기 매트릭스의 입력에 인가되는 각각의 셀에 파장을 할당하기 위해 상기 매트릭스의 각각의 입력에 접속된 다수의 파장 변환기; 0과 k.Tc(여기서 k는 정수이고, Tc는 셀의 지속 기간이다)사이에서 선택 가능한 지속 기간 동안 각각의 셀을 저장하기 위해 상기 매트릭스의 모든 출력에 공통 접속된 광 버퍼; 소정의 파장을 갖는 셀만을 소정의 출력으로 전송하기 위한 상기 매트릭스의 각각의 출력용의 필터를 포함하는 공간 루팅 스테이지 및 각각의 셀에 대해 셀이 어드레스되는 상기 매트릭스의 출력을 나타내는 루팅 정보에 따라 상기 변환기 및 상기 버퍼를 제어하고, 동일한 출력으로 스위칭되는 2개의 셀들간의 충돌을 방지하기 위해 각각의 출력용의 큐를 구성하기 위하여 각각의 셀이 상기 버퍼 내에 저장되는 지속 기간을 선택하기 위한 제어순단을 포함하며, 상기 버퍼는 시간 지연 0,ㆍㆍㆍ,k.Tc를 각각 발생시키며 상기 공간 루팅 스테이지의 입력에 접속된 출력을 갖는 (k+1) 지연 라인; 지연 라인의 입력에 접속된 출력과 n 입력을 각각 구비한 (k+1) 결합기; 상기 버퍼의 입력을 구성하는 입력과 (k+1) 출력을 각각 구비한 n 분할기 및 상기 (k+1) 결합기들 중 한 결합기의 입력에 상기 n 분할기들 중 한 분할기의 출력을 각각 접속시키며, 각각의 분할기가 단일 결합기에 동시에 접속되도록 상기 제어 수단에 의해 제어되는 (k+1)ㆍn 광 게이트를 포함하는 것을 특징으로 하는 광 스위칭 매트릭스.
  2. 제1항에 있어서, P개의 셀을 포함하는 그룹 내에서의 교환(permutation)에 의해 초기 입력 순서(original chronological order)가 수정되는 셀을 수신하고, P개의 셀을 포함하는 각 그룹의 입력 순서를 재설정하기 위하여 상기 제어 수단을 출력을 나타내는 각각의 큐 내의 P개의 서브큐를 구성할 수 있는 방식으로 각각의 셀이 상기 버퍼 내에 저장되는 지속 기간을 선택하기 위한 수단을 포함하며, 소정의 출력에 어드페스된 각각의 셀은 P개의 셀로 된 한 그룹 내에서 셀의 초기 순위를 나타내는 루팅 정보에 기초하여 상기 출력용 큐의 서브큐들 중 한 서브큐 내에 기입되고, 소정의 출력에 어드레스된 상기 셀은 관련된 출력용의 각 서브큐 내의 셀을 연속적으로 판독함으로써 판독되며, 상기 서브큐는 선정된 순서로 판독되는 것을 특징으로 하는 광 스위칭 매트릭스.
  3. 제1항에 있어서, 동일한 셀이 둘 이상의 출력으로 스위칭될 수 있도록 하기 위하여 상기 필터는 서로 독립적으로 튜닝될 수 있고, 상기 제어 수단은 각각의 셀에 대해 상기 셀이 어드레스되는 매트릭스의 출력을 나타내는 루팅 정보에 기초하여 제어 신호를 상기 필터에 공급하기 위한 수단을 포함하는 것을 특징으로 하는 광 스위칭 매트릭스.
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