KR100228423B1 - 반도체 메모리장치의 출력 버퍼 - Google Patents

반도체 메모리장치의 출력 버퍼 Download PDF

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KR100228423B1
KR100228423B1 KR1019960025018A KR19960025018A KR100228423B1 KR 100228423 B1 KR100228423 B1 KR 100228423B1 KR 1019960025018 A KR1019960025018 A KR 1019960025018A KR 19960025018 A KR19960025018 A KR 19960025018A KR 100228423 B1 KR100228423 B1 KR 100228423B1
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Abstract

본 발명은 불휘발성 반도체장치인 마스크 롬에 관한 것으로서, 보다 구체적으로는 출력버퍼회로에 데이터가 입력된 다음 출력버퍼 인에이블신호를 발생하여 순차적으로 턴온시켜 줌으로써, 노이즈를 감소시킬 수 있는 출력버퍼회로에 관한 것이다. 본 발명은 메모리셀들로부터 인가되는 입력 데이터를 인에이블신호에 의해 출력패드를 통해 출력하는 반도체 메모리장치의 출력버퍼에 있어서, 입력 데이터를 래치하기 위한 래치와, 입력 데이터를 입력하고 입력 데이터의 변화가 있을 경우 인에이블신호를 발생하는 인에이블신호 발생회로로 구비하여, 입력 데이터의 변화가 있을 경우 인에이블신호에 의해 래치에 패치된 입력데이터를 출력한다.

Description

반도체 메모리장치의 출력 버퍼
제1도는 일반적인 반도체 메모리장치의 구성 블록도.
제2도는 반도체 메모리장치의 출력버퍼의 상세회로도.
제3도는 제2도의 출력버퍼에 있어서 지연부의 상세 회로도.
제4도는 제2도의 반도체 메모리장치의 출력버터의 동작 타이밍도.
제5도는 본 발명의 실시예에 따른 반도체 메모리장치의 출력버퍼의 상세회로도.
제6도는 제5도의 출력버퍼에 있어서 래치의 상세도.
제7도는 제5도의 출력버퍼에 있어서 인에이블신호 발생회로의 입력 데이터변화 검출부의 상세회로도.
제8도는 제5도의 출력버퍼에 있어서 인에이블신호 발생회로의 인에이블신호 발생부의 상세회로도.
제9도는 제5도의 출력버퍼에 있어서 인에이블신호 발생회로의 지연부의 상세회로도.
제10도는 본 발명의 실시예에 따른 반도체 메모리장치의 출력버퍼회로의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : X-어드레스 버퍼 2 : X-프리 디코더
3 : X-디코더 4 : Y-어드레스 버퍼
5 : Y-프리 디코더 6 : Y-디코더
7 : 칩인에이블버퍼 8 : 출력 인에이블버퍼
9 : 어드레스 전이검출 및 제어부 10 : 출력 제어부
11 : 메모리셀 어레이 12 : 감지증폭기
13 : 에러 체크 및 정정부 14 : 출력버퍼
30 : 래치 40 : 인에이블신호 발생회로
41 : 입력 데이터 변화검출부 42 : 인에이블신호 발생부
43 : 지연부 31 : 래치수단
32 : 출력수단
[발명의 기술분야]
본 발명은 불휘발성 반도체장치인 마스크 롬에 있어서 입력 데이터를 인에이블신호에 의해 출력하는 출력버퍼에 관한 것으로서, 보다 구체적으로는 입력 데이터가 변화할 때 인에이블신호를 발생하여 입력 데이터와 인에이블신호의 전달시간차에 의해 순간적으로 큰 피이크전류가 흐르는 것을 방지하여 노이즈를 감소시킬 수 있는 출력버퍼에 관한 것이다.
[종래기술]
불휘발성 반도체 메모리소자(nonvolatile memory device)는 전원이 오프되더라도 저장된 데이터가 소멸되지 않고 그대로 유지되는 기억소자로서, 마스크롬, 기입 및 독출이 가능한 EPROM, EEPROM 및 플래쉬 EEPROM등이 있다. 마스크롬은 하나의 셀 트랜지스터에 한 비트의 데이터를 저장하고 독출만 가능한 메모리소자이다.
제1도는 일반적인 마스크롬의 구성을 나타내는 블록도로서, 마스크롬은 다수의 열과 다수의 행의 매트릭스 형태로 배열된 복수개의 메모리셀들을 구비한 메모리셀 어레이(10)와, 외부로부터 인가되는 로우 어드레스신호를 입력하기 위한 X-어드레스 버퍼(1)와, X-어드레스버퍼(1)로부터 로우 어드레스신호를 입력하고 디코딩하여 상기 메모리셀 어레이의 다수의 워드라인중 하나를 선택하기 위한 X-프리디코더(2) 및 X-디코더(3)와, 외부로부터 인가되는 어드레스신호를 입력하기 위한 Y-어드레스 버퍼(4)와, Y-어드레스 버퍼칼럼(4)으로부터 칼럼 어드레스신호를 입력하고 디코딩하여 상기 메모리셀 어레이의 다수의 비트라인중 하나를 선택하기 위한 Y-프리디코더(5) 및 Y-디코더(6)를 구비한다.
또한, 마스크롬은 외부로부터 인가되는 칩인에이블신호(CE)를 입력하기 위한 칩인에이블 버퍼(7)와, 외부로부터 인가되는 출력인에이블신호(OE)를 입력하기 위한 출력인에이블 버퍼(8)와, 칩인에이블 버퍼(7)로부터 칩인에이블신호(CE)와 X-어드레스 버퍼(1)로부터 X-어드레스 신호와 Y-어드레스 버퍼(4)로부터 Y-어드레스 신호를 입력하고 어드레스신호의 전이를 검출하고 제어신호를 출력하는 어드레스 전이검출(address transition detection) 및 제어부(9)와, 상기 출력인에이블 버퍼(8)로부터 출력 인에이블신호(OE)와 어드레스 전이검출 및 제어부(9)의 출력신호를 입력하여 출력인에이블신호(B0)를 출력하기 위한 출력제어부(10)를 포함한다.
마스크롬은 또한, 어드레스 전이검출 및 제어부(9)의 출력신호에 따라 메모리셀 어레이(11)로부터 출력되는 데이터를 감지하고 증폭하기 위한 감지증폭기(12)와, 감지증폭기(12)의 출력신호(SAout)를 입력하여 에러를 체크하고 정정하기 위한 에러체크 및 정정부(13)와, 에러체크 및 정정부(13)로부터 출력되는 데이터(A0-An)를 입력하여 출력제어부(10)로부터 출력되는 신호에 마스크롬의 출력 데이터로서 출력하기 위한 출력버퍼(14)를 더 포함한다.
마스크 롬은 감지증폭기(12)가 다수의· 감지증폭기로 구성되는 경우 다수의 감지증폭기를 선택하기 위한 멀티플렉서를 에러체크 및 정정부(13)와 출력버퍼(14) 사이에 더 구비할 수도 있다.
상기한 바와 같은 구조를 갖는 마스크롬의 동작을 살펴보면, 외부로부터로우 어드레스신호와 칼럼 어드레스신호가 각각 X-어드레스 버퍼(1)와 Y-어드레스 버퍼(4)를 통해 인가되면, X-프리디코터(2) 및 X-디코더(3)를 통해 로우 어드레스신호를 디코딩하여 다수의 워드라인중 하나를 선택하고, Y-프리디코더(5) 및 Y-디코더(6)를 통해 칼럼 어드레스신호를 디코딩하여 다수의 비트라인 중 하나를 선택한다. 도면상에는 도시되지 않았으나, 선택된 비트라인과 워드라인에 연결된 메모리셀로부터 데이터가 감지증폭기(12)로 출력된다.
칩인에이블 버퍼(7)로부터 칩인에이블신호(CE)와 X-어드레스 버퍼(1)와 Y-어드레스 버퍼(4)로부터 어드레스신호를 입력하는 어드레스 전이검출 및 제어부(9)는 감지증폭기(12)로 인에이블신호를 출력한다. 어드레스 전이검출 및 제어부(9)로부터의 인에이블신호에 의해 인에이블된 감지증폭기(12)는 메모리셀어레이의 선택된 메모리셀로부터 출력되는 데이터를 감지하고 증폭하여 에러체크 및 정정부(13)로 출력한다.
에러체크 및 정정부(13)는 감지증폭기(12)로부터 인가되는 출력신호(SAout)를 입력하여 에러를 체크하고 정정하여 출력버퍼(14)의 입력신호(A0-An)로서 순차 인가한다.
출력 인에이블버퍼(8)와 어드레스 전이검출 및 제어부(9)의 출력신호를 입력하는 출력 제어부(10)는 출력버퍼(14)를 인에이블시기키 위한 신호(B0)를 출력하고, 출력버퍼(14)는 출력제어부(10)로부터 인가되는 인에이블신호에 의해 인에이블되어 입력된 신호(A0-An)를 출력데이터(Dout)로서 출력한다.
제2도는 제1도의 마스크 롬에 있어서, 출력버퍼(14)의 상세회로도를 도시한 것이다. 출력버퍼(14)는 제2도를 참조하면, 입력 데이터 즉, 에러체크 및 정정부(13)로부터 출력되는 데이터(A0-An)를 반전 시켜 주기 위한 제1반전게이트(21)와, 출력 제어부(10)로부터 출력되는 신호를 순차 지연시켜 인에이블 신호(B0-Bn)를 순차적으로 출력하기 위한 지연부(22)와, 상기 지연부(22)로부터 출력되는 순차 인에이블 신호(B0-Bn)에 따라 입력 데이터(A0-An)를 전달하기 위한 노아게이트(23)와, 상기 지연부(22)로부터 출력되는 순차 콘트롤 신호(B0-Bn)에 따라 입력 데이터(A0-An)를 전달하기 위한 낸드 게이트(24)와, 상기 오아게이트(23)의 출력신호를 반전시켜 주기 위한, 전원전압(Vcc)과 접지사이에 직렬 연결된 P형 모스트랜지스터(25-1), N형 디플리션 타입 모스 트랜지스터(25-2), N형 모스 트랜지스터(25-3)로 구성된 제1인버터(25)와, 상기 낸드 게이트(24)의 출력신호를 반전시켜 주기 위한, 전원전압(Vcc)과 접지사이에 직렬 연결된 P형 모스 트랜지스터(26-1), N형 디플리션타입 모스 트랜지스터(25-2), N형 모스 트랜지스터(26-3)로 구성된 제2인버터(26)와, 상기 제1인버터(25)와 제2인버터(26)의 출력신호를 각각 게이트 신호로 입력하여 출력패드(PAD)를 통해 출력 데이타(Dout)를 출력하기 위한, 전원전압(Vcc)과 접지사이에 직렬 연결된 P형 모스 트랜지스터(27-1)와 N형 모스 트랜지스터(27-2)의 CMOS 트랜지스터로 구성된 제3인버터(27)를 포함한다.
제3도는 제2도의 출력버퍼(14)의 지연부(22)의 상세도를 도시한 것이다. 제3도를 참조하면, 지연부(22)는 출력 제어부(10)로부터 인가되는 인에이블신호(B0)을 입력하여 순차 지연된 인에이블신호(BO-Bn)을 출력하기 위한 다수의 지연수단(21-1 " 21-n)을 구비한다.
상기한 바와 같은 구조를 갖는 마스크롬의 출력버퍼(14)의 동작을 제4도의 타이밍도를 참조하여 설명하면 다음과 같다.
제4(a)도와 같이 인가되는 어드레스 신호를 디코딩하여 메모리셀로부터 데이터가 출력되고, 이 데이터가 감지증폭기(12)를 통해 감지되어 에러체크 및 정정부(13)를 통해 출력버퍼(14)에 제4(b)도와 같이 인가된다. 입력 데이타는 제1반전 게이트(21)를 통해 반전되어 노아게이트(23)의 일입력으로 인가됨과 동시에 낸드 게이트(24)의 일입력으로 인가된다.
이때, 지연부(22)를 통해 인에이블신호(B0)가 일정시간만큼(△t) 순차적으로 지연되어 오아게이트(23)와 낸드게이트(24)에 인가되므로, 출력버퍼(14)는 제4(c)-(f)도와 같이 일정시간마다 인에이블신호(B0-Bn)에 의해 인에이블되어 데이터를 출력하게 된다.
그러나, 상기한 바와 같은 종래의 출력버퍼는 입력데이타(A0-An)가 공정편차 등에 의해 지연되어 최종 딜레이된 인에이블신호(Bn)가 인가되는 시점에서 전달되면, 순차적으로 턴온되어야 하는 출력버퍼가 동시에 n개가 턴온되고, 이에 따라 순간 큰 피이크 전류가 흐르게 된다.
노이즈 전압(△v)은 시간에 따른 전류의 변화(L△i/△t, L:인덕턴스)에 비례하는데, 순간적으로 흐르는 큰 피이크 전류에 의해 노이즈가 커진다.
그러므로, 종래의 출력버퍼는 인에이블신호가 입력 데이터보다 지연 입력되는 경우 순간적으로 흐르는 큰 피이크 전류에 의해 노이즈가 크게 증가하는 문제점이 있었다.
[발명이 이루고자 하는 기술적 과제]
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 순차적으로 턴온되는 출력버퍼에 전달되는 데이터값과 인에이블신호의 전달시간을 조절하여 줌으로써 순간적으로 피이크 전류가 흐르는 것을 방지하여 노이즈를 감소시킬 수 있는 출력버퍼를 제공하는 데 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위하여 본 발명은 메모리셀들로부터 인가되는 입력데이터를 인에이블신호에 의해 출력패드를 통해 출력하는 반도체 메모리장치의 출력버퍼에 있어서, 입력 데이터를 래치하기 위한 래치와, 입력 데이터를 입력하고 입력 데이터의 변화가 있을 경우 인에이블신호를 발생하는 인에이블신호 발생회로로 구비하여, 입력 데이터의 변화가 있을 경우 인에이블신호에 의해 래치에 래치된 입력데이터를 출력하는 것을 특징으로 한다.
상기의 반도체 메모리장치의 출력버퍼에 있어서, 인에이블신호 발생회로는 입력 데이터를 입력하여 입력 데이터의 변화를 검출하는 입력 데이터검출부와, 입력 데이터 검출부로부터 출력되는 검출신호를 입력하여 인에이블신호를 발생하는 인에이블신호 발생부와, 인에이블신호 발생부에서 발생된 인에이블신호를 지연시켜 순차 지연된 인에이블신호를 발생하는 지연부로 이루어지는 것을 특징으로 한다.
[실시예]
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하던 다음과 같다.
제5도는 본 발명의 실시예에 따른 불휘발성 반도체 메모리소자인 마스크롬의 출력버퍼의 회로도를 도시한 것이다. 제5도를 참조하면, 본 발명의 실시예에 따른 출력버퍼는 감지증폭기(12)로부터 에러체크 및 정정부(13)를 통해 인가되는 입력 데이터(A0-An)를 인에이블신호에 의해 출력패드(PAD)로 출력하는 기본 구성은 제2도의 종래의 출력버퍼와 동일하다.
본 발명의 출력버퍼는 기본구성 외에 입력 데이터(A0-An)와 인에이블신호와의 전달시간을 조절하기 위한 조절수단을 구비한다. 이러한 전달시간 조절수단은 입력 데이터(A0-An)를 래치하기 위한 래치(30)와, 입력 데이터(A0-An)를 입력하여 인에이블신호를 발생하는 인에이블신호 발생회로(40)를 포함한다. 인에이블신호 발생회로(40)는 입력 데이터(A0-An)를 입력하여 입력데이터의 변화를 검출하는 입력 데이터 검출부(41)와, 입력 데이터 검출부(41)로부터 출력되는 검출신호(C)를 입력하여 인에이블신호(B00)를 발생하는 인에이블신호 발생부(42)와, 인에이블신호 발생부(20)에서 발생된 인에이블신호(B00)를 지연시켜 순차 지연된 인에이블신호(B00-B0n)를 발생하는 지연부(43)로 이루어졌다.
상기한 바와 같은 구성을 갖는 본 발명의 출력버퍼는 제10(b)도와 같은 감지증폭기(12)로부터의 입력 데이터(AO-An)를 입력하여 입력 데이터 변화검출부(41)의 입력 데이터의 변화유무를 검출하고, 입력 데이터가 변화하면 제10(c)도와 같은 입력 데이터의 변화 검출신호(C)를 검출하여 인에이블신호 발생부(42)로 출력한다. 인에이블신호 발생부(42)는 입력 데이터 변화 검출부(41)의 검출신호(C)를 입력하고 지연시켜 제10(e)도와 같은 인에이블신호(B00)를 지연부(43)로 발생한다.
지연부(43)는 인에이블신호 검출부(42)로부터 인가되는 인에이블신호를 순차 지연시켜 순차 인에이블신호(B00-B0n)를 발생한다 따라서, 래치(30)에 래치된 입력 데이터(A0'-An')를 지연부(43)를 통해 출력되는 순차 지연된 인에이블신호(B00-B0n)에 의해 출력하게 된다.
본 발명의 출력버퍼는 입력 데이터(A0-An)를 래치를 통해 래치하고, 입력 데이터의 변화를 검출하여 그에 따른 인에이블신호를 발생하고 순차 지연시키며, 순차 지연된 인에이블신호에 의해 래치된 입력 데이터(A0'-An')를 출력함으로써, 입력 데이터의 전달지연에 의한 순간적으로 피이크 전류가 흐르는 것을 방지하게 된다.
제6도는 본 발명의 출력버퍼의 래치(30)의 회로도를 도시한 것이다. 제6도를 참조하면, 본 발명의 출력버퍼의 래치(30)는 감지증폭기(12)로부터의 입력 데이터(A0-An)를 래치하기 위한 1쌍의 반전 게이트로 구성된 래치수단(31)과 래치수단(31)으로부터 입력데이타를 출력하기 위한 직렬 연결된 1쌍의 반전 게이트로 구성된 출력수단(32)으로 이루어졌다.
제7도는 본 발명의 출력버퍼의 인에이블신호 발생회로(40)에 있어서, 입력 데이터 변화검출부(41)의 상세 회로도를 도시한 것이다. 제7도를 참조하면, 입력 데이터 변화검출부(41)는 입력 데이터(A0-An)를 각각 지연시켜 주기 위한 딜레이수단(41-1041-1n)과, 딜레이수단(41-1041-1n)의 출력신호를 반전 시켜주기 위한 반전 게이트(41-2041-2n)와, 반전 게이트(41-2041-2n)의 출력신호와 입력 데이터(A0-An)를 배타적 부정논리합하기 위한 익스클루시브 노아게이트(41-3041-3n)와, 상기 익스클루시브노아 게이트(41-3041-3n)의 출력신호를 입력하여 논리 노아하기 위한 노아게이트(41-4)와, 노아게이트(41-4)의 출력을 반전시켜 입력 데이터 변화검출신호(C)로서 출력하는 반전 게이트(41-5)로 이루어졌다.
상기와 같은 구조의 입력 데이터 변화검출부(41)는 입력 데이터(A0-An)를 각각 일정시간만큼 지연수단(41-1041-1n)을 통해 지연시킨 다음 반전 게이트(41-2041-2n)를 통해 각각 반전시켜 각 익스클루시브 노아게이트(41-3041-3n)의 일입력으로 인가한다. 각 익스클루시브 노아게이트(41-3041-3n)는 반전 게이트(41-2041-2n)로부터 인가되는 지연 및 반전된 입력 데이터와 감지증폭기(A0-An)로부터 입력 데이터(A0-An)를 입력하여 배타적 부정 논리합한다.
익스클루시브 노아게이트(41-3041-3n)는 입력 데이터의 변화가 있는 경우에는 그의 출력으로 하이상태의 신호를 출력하고, 입력 데이터의 변화가 없는 경우에는 로우상태의 신호를 출력한다.
따라서, 입력 데이터(A0-An)중 하나라도 변화가 발생되는 경우에는 각 익스클루시브 노아게이트(41-3041-3n)의 출력 중 어느 하나가 하이상태로 되고, 이에 따라 노아게이트(41-4)의 출력은 로우상태로 되며, 노아게이트(41-4)의 출력은 반전 게이트(41-5)를 통해 반전되어 하이상태의 입력데이터 변화검출신호(C)를 출력한다.
즉, 입력 데이터의 변화가 있는 경우에는 제7도의 입력 데이터 변화검출부(41)를 통해 제10도와 같은 하이상태의 검출신호(C)가 출력되어진다.
제8도는 인에이블신호 발생회로(40)의 인에이블신호 발생부(42)의 상세도를 도시한 것이다. 제8도를 참조하면, 인네이블신호 발생부(42)는 입력데이타 변화검출부(41)의 검출신호(C)를 일정시간동안 지연시켜 주기 위한 제1지연수단(42-1)과, 제1지연수단(42-1)의 출력신호와 검출신호(C)를 입력하여 논리노아하기 제1노아게이트(42-2)와, 제1노아게이트(42-2)의 출력을 반전시켜 주기 위한 제1반전 게이트(42-3)와, 제1반전 게이트(42-3)의 출력을 지연시켜 주기 위한 제2지연수단(42-4)과, 제2지연수단(42-4)의 출력신호와 입력 데이터 변화검출부(41)의 검출신호(C)를 입력하여 논리 노아하기 위한 제2노아게이트(42-5)와, 제2노아게이트(42-5)의 출력을 반전시켜 인에이블신호(B00)로서 출력하기 위한 제2반전 게이트(42-6)로 이루어졌다.
상기의 인에이블신호 발생부(42)는 입력 데이터 변화검출부(41)로부터 입력 데이터가 변하여 검출신호(C)가 출력되면 제10(e)도와 같은 인에이블신호(B00)를 발생하여 출력한다.
제8도는 인에이블신호 발생부(30)의 지연부(43)의 상세도를 도시한 것이다. 제8도를 참조하면, 지연부(43)는 인에이블신호 발생부(42)로부터 인가되는 인에이블신호(B00)를 입력하여 지연시켜 순차 지연된 인에이블신호(B01-B0n)를 출력하는 다수의 지연수단(43-1)(43-n)을 구비하여, 출력버퍼(14)의 노아게이트(22)와 낸드 게이트(23)로 순차 지연된 인에이블신호(B01-B0n)를 출력한다.
[발명의 효과]
상기에서 설명한 바와 같은 본 발명에 따르면, 입력 데이터를 래치하고, 입력 데이터를 이용하여 순차 지연된 인에이블신호를 발생하여 입력 데이터와 인에이블신호의 전달시간을 조절하여 줌으로써, 출력버퍼가 동시에 턴온됨에 따라 순간적인 피이크 전류가 흐르는 것을 방지하여 주고, 이에 의해 출력버퍼의 노이즈를 감소시킬 수 있는 이점이 있다.

Claims (6)

  1. 메모리셀들로부터 인가되는 입력 데이터(A0-An)를 인에이블신호에 의해 출력패드(PAD)를 통해 출력하는 반도체 메모리장치의 출력버퍼에 있어서, 입력 데이터(A0-An)를 래치하기 위한 래치(30)와, 입력 데이터(A0-An)를 입력하고 입력 데이터의 변화가 있을 경우 인에이블신호를 발생하는 인에이블신호 발생회로(40)를 구비하여, 입력 데이터의 변화가 있을 경우 인에이블신호에 의해 래치(30)에 래치된 입력데이터(A0'-An')를 출력하기 위한 반도체 메모리장치의 출력버퍼.
  2. 제1항에 있어서, 래치(30)는 감지증폭기(12)로부터의 입력 데이터(A0-An)를 래치하기 위한 1쌍의 반전 게이트로 구성된 래치수단(31)과 래치수단(31)으로부터 입력데이타를 출력하기 위한 직렬 연결된 1쌍의 반전 게이트로 구성된 출력수단(32)으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 출력버퍼.
  3. 제1항에 있어서, 인에이블신호 발생회로(40)는 입력 데이터(A0-An)를 입력하여 입력 데이터의 변화를 검출하는 입력 데이터 검출부(41)와, 입력 데이터 검출부(41)로부터 출력되는 검출신호(C)를 입력하여 인에이블신호(B00)를 발생하는 인에이블신호 발생부(42)와, 인에이블신호 발생부(20)에서 발생된 인에이블신호를 지연시켜 순차 지연된 인에이블신호(B00-B0n)를 발생하는 지연부(43)로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 출력버퍼.
  4. 제3항에 있어서, 인에이블신호 발생회로(40)의 입력 데이터 변화검출부(41)는 입력 데이터(A-An)를 각각 지연시켜 주기 위한 딜레이수단(41-1041-1n)과, 딜레이수단(41-1041-1n)의 출력신호를 반전 시켜주기 위한 반전 게이트(41-2041-2n)와, 반전게이트(41-2041-2n)의 출력신호와 입력 데이터(A0-An)를 배타적 부정 논리합하기 위한 익스클루시브 노아게이트(41-3041-3n)와, 상기 익스클루시브 노아게이트(41-3041-3n)의 출력신호를 입력하여 논리 노아하기 위한 노아게이트(41-4)와, 노아게이트(41-4)의 출력을 반전시켜 입력 데이터 변화검출신호(C)로서 출력하는 반전 게이트(41-5)로 이루어지는 반도체 메모리장치의 출력버퍼.
  5. 제3항에 있어서, 인에이블신호 발생회로(40)의 인에이블신호 발생부(42)는 입력데이터 변화검출부(41)의 검출신호(C)를 일정시간동안 지연시켜 주기 위한 제1지연수단(42-1)과, 제1지연수단(42-1)의 출력신호와 검출신호(C)를 입력하여 논리노아하기 제1노아게이트(42-2)와, 제1노아게이트(42-2)의 출력을 반전시켜 주기 위한 제1반전 게이트(42-3)와, 제1반전 게이트(42-3)의 출력을 지연시켜 주기 위한 제2지연수단(42-4)과, 제2지연수단(42-4)의 출력신호와 입력 데이터 변화검출부(41)의 검출신호(C)를 입력하여 논리 노아하기 위한 제2노아게이트(42-5)와, 제2노아게이트(42-5)의 출력을 반전시켜 인에이블신호(B00)로서 출력하기 위한 제2반전 게이트(42-6)로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 출력 버퍼.
  6. 제3항에 있어서, 인에이블신호 발생회로(40)의 지연부(43)는 인에이블신호 발생부(42)로부터 인가되는 인에이블신호(B00)를 입력하여 지연시켜 순차 지연된 인에이블신호(B01-B0n)를 출력하는 다수의 지연수단(43-1)-(43-n)을 구비하는 것을 특징으로 하는 반도체 메모리장치의 출력버퍼.
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