KR100224777B1 - Method of forming contact and line of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 콘택 및 라인 형성방법에 관한 것으로, 본 발명의 방법에 따라 평행한 방향 예컨데, 두개의 평행한 라인을 콘택만 제외하고 각각 별개의 공정으로 따로 형성함으로써, 두개의 라인간의 간격을 최대한 가깝게 형성하여 좁은 면적내에서의 콘택과 라인을 동시에 형성할 수 있다.The present invention relates to a method of forming a contact and a line of a semiconductor device, in the parallel direction according to the method of the present invention, for example, by forming two parallel lines separately in each separate process except the contact, the distance between the two lines Can be formed as close as possible to form a contact and a line in a narrow area at the same time.

또한 콘택 형성을 위한 절연막 식각시 비등방성 식각을 통해 콘택의 상부가 넓게 형성되게 하여 이후 상기 콘택의 상부에 또 다른 콘택이 형성될 경우, 하부 콘택의 상부가 원래의 콘택보다 넓게 형성되어 있음으로 정렬이 쉬워지도록 하여 콘택형성을 용이하게 함과 아울러, 제조 공정마진 폭이 넓어지도록 하여 반도체 소자의 제조공정 효율 및 신뢰성을 향상지킬 수 있다.In addition, when an insulating layer for forming a contact is formed, the upper portion of the contact is widened through anisotropic etching so that when another contact is formed on the upper portion of the contact, the upper portion of the lower contact is aligned with the original contact. By making it easy, contact formation is facilitated, and a manufacturing process margin can be widened to improve the manufacturing process efficiency and reliability of the semiconductor device.

Description

반도체 소자의 콘택 및 라인 형성방법Method of forming contact and line of semiconductor device

본 발명은 반도체 소자의 콘택 및 라인 형성방법에 관한 것으로, 특히 평행 한방향의 라인을 콘택만 제외하고 각각 따로 형성함에 의해 평행한두개의 라인과의 간격을 가게 형성할 수 있도록하여 인접한 콘택 및 라인과의 간격을 유지하면서 좁은 면적 내에서 여러개의 메탈라인 및 콘택을 형성할 수 있는 반도체 소자의 콘택 및 라인 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a contact and a line of a semiconductor device, and in particular, by forming a line in a parallel direction separately except for a contact so as to form a gap between two parallel lines so as to form a gap with two adjacent contacts and a line. The present invention relates to a method for forming a contact and a line of a semiconductor device capable of forming a plurality of metal lines and contacts within a small area while maintaining a gap.

일반적으로 반도체 소자 제조공정중 콘택 및 라인 형성시 인접한 라인 및 콘택과의 거리가 매우 좁기 때문에 동시에 디파인할 경우 디바이스가 고집화될 수록 더욱 어려워지게 된다.In general, since the distance between the adjacent line and the contact during the contact and the line formation during the semiconductor device manufacturing process is very narrow, if the device is concentrated at the same time becomes more difficult.

제1도는 종래의 기술에 따라 반도체 소자의 콘택 및 라인을 형성한 상태의 평면도 이다.1 is a plan view of a state in which contacts and lines of a semiconductor device are formed according to the related art.

상기 도면을 참조하면, 종래의 기술에 따라 제1라인(11)과 제2라인(13)을 동시에 디파인 할때, 제1라인 콘택(13)과 제2라인 콘택(14) 때문에 콘택 주위의 메탈라인 부분은 상대적으로 다른 콘택이 없는 부분보다 라인의 폭이 넓기 때문에 두 라인과의 간격이 비교적 넓게 형성되어야 한다.Referring to the drawings, when defining the first line 11 and the second line 13 at the same time according to the prior art, the metal around the contact due to the first line contact 13 and the second line contact 14 Since the line portion has a wider line than the portion without other contacts, the distance between the two lines should be relatively wide.

따라서 상기와 같은 두개의 라인(11, 13)을 동시에 형성할 경우, 콘택(12, 14)이 있는 부위는 콘택(12, 14)과 콘택라인(11, 13)과의 오버랩 마진을 확보하기 위해 더 넓은 라인이 필요하게 되고, 이로인해 고집적 반도체 소자의 제조를 더욱 어렵게 하는 문제점이 있다.Therefore, when the two lines 11 and 13 are formed at the same time, the areas where the contacts 12 and 14 are located in order to secure an overlap margin between the contacts 12 and 14 and the contact lines 11 and 13. There is a need for wider lines, which makes the manufacturing of highly integrated semiconductor devices more difficult.

따라서 본 발명은 상기의 문제점을 해결하기 위하여 평행한 방향의 라인을 콘택 형성공정만을 제외하고 공정을 별개로 진행하여 형성함에 의해 평행한두개의 라인과의 간격을 가깝게 형성할 수 있도록하고, 또한 콘택형성을 위한 절연막 식각시 비등성 식각을 통해 콘택의 상부에 또 다른 콘택 형성시 정렬폭이 넓도록 하여 좁은 면적 내에서도 여러개의 메탈라인 및 콘택을 형성할 수 있는 반도체 소자의 콘택 및 라인 형성방법을 제공함에 그 목적이 있다.Therefore, in order to solve the above problem, the parallel lines may be formed by proceeding separately except for the contact forming process, so that the distance between the two parallel lines may be formed to be close to each other. It provides a contact and line formation method of a semiconductor device that can form a plurality of metal lines and contacts even within a small area by widening the alignment width when forming another contact on the top of the contact through the boiling process during the etching of the insulating film for The purpose is.

제1도는 종래의 기술에 따라 반도체 소자의 콘택 및 라인을 형성한 상태의 평면도.1 is a plan view of a state in which a contact and a line of a semiconductor element are formed according to the related art.

제2a도 내지 제2g도는 본 발명의 기술에 따라 반도체 소자의 콘택 및 라인을 형성하는 제조 공정도.2A-2G are manufacturing process diagrams for forming contacts and lines of a semiconductor device in accordance with the teachings of the present invention.

* 도면의 주요부분에 대한 설명* Description of the main parts of the drawings

11, 34 : 제1라인 12, 27 : 제1콘택11, 34: first line 12, 27: first contact

13, 35 : 제2라인 14, 28 : 제2콘택13, 35: 2nd line 14, 28: 2nd contact

21 : 반도체 기판 22 : 제1절연막21 semiconductor substrate 22 first insulating film

23 : 제2절연막 24, 30 : 감광막23: second insulating film 24, 30: photosensitive film

29 : 제1도전물질 31 : 제3절연막29: first conductive material 31: third insulating film

32 : 제3콘택 33 : 제2도전물질32: third contact 33: second conductive material

상기 목적을 달성하기위한 본 발명의 반도체 소자의 콘택 및 라인 형성방법에 의하면, 반도체 기판 상부에 제1절연막, 제2절연막을 차례로 형성하는 단계와, 상기 제 2절연막의 상부에 콘택 형성을 위한 감광막 패턴을 형성하는 단계 와, 상기 감광막 패턴을 식각장벽으로 하여 그 하부의 제2절연막을 식각하는 단계와, 상기 제1절연막을 등방성 식각으로 일정부분 식각한 다음, 잔류한 제1절연막을 이방성 식각으로 완전히 제거하여 콘택을 형성하는 단계와, 감광막 패턴을 제거하는 단계와, 전체구조 상부에 제1도전물질을 증착하는 단계와, 상기 제1도전물질의 소정부위를 식각하여 제1콘택 부분과 연결되는 메탈라인을 형성하는 단계와, 전체구조 상부에 제3절연막을 형성하는 단계와, 상기 제3절연막중 상기 제2콘택 상부에 위치한 절연막을 식각하여 제3콘택을 형성하는 단계와, 전체구조 상부에 제2도전물질을 증착하는 단계와, 상기 제2도전물질을 식각하여 상기 제3콘택과 연결되는 라인을 형성하 단계로 구성되는 것을 특징으로 한다.According to the contact and line forming method of the semiconductor device of the present invention for achieving the above object, the step of sequentially forming a first insulating film, a second insulating film on the semiconductor substrate, and a photosensitive film for forming a contact on the second insulating film Forming a pattern, etching the second insulating layer under the photoresist pattern as an etch barrier, etching the first insulating layer by a part of isotropic etching, and then etching the remaining first insulating layer by anisotropic etching. Forming a contact by completely removing the photoresist, removing the photoresist pattern, depositing a first conductive material on the entire structure, and etching a predetermined portion of the first conductive material to be connected to the first contact portion. Forming a metal line, forming a third insulating layer over the entire structure, and etching an insulating layer on the second contact of the third insulating layer Forming a third contact, and depositing a second conductive material on the entire structure, the top and further characterized in that by etching the second conductive material to be the first composed and steps to form a line which is connected to the third contact.

이하 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제2a도 내지 제2f도는 본 발명의 방법에 따른 반도체 소자의 메탈콘택 및 라인 형성공정 단계를 도시한 도면이다.2A through 2F are diagrams illustrating metal contact and line forming process steps of a semiconductor device according to the method of the present invention.

제2a도를 참조하면, 반도체 기판(21) 상부에 제1절연막(22), 제2절연막 (23)을 차례로 형성하고, 상기 제2절연막(24)의 상부에 콘택 형성을 위한 감광막 패턴(24)을 형성한다.Referring to FIG. 2A, the first insulating layer 22 and the second insulating layer 23 are sequentially formed on the semiconductor substrate 21, and the photoresist layer pattern 24 for forming a contact is formed on the second insulating layer 24. ).

상기 2b도 및 제2c도를 참조하면, 상기 감광막 패턴(24)을 식각장벽으로 하여 그 하부의 제2절연막(24)을 식각한 후, 계속하여 하부의 제1절연막(22)을 등방성 식각으로 소정깊이 식각한다.Referring to FIGS. 2B and 2C, after etching the second insulating layer 24 below the photoresist pattern 24 as an etch barrier, the first insulating layer 22 below is isotropically etched. Etch a predetermined depth.

계속하여 비등방성 식각으로 제1절연막(22)을 하부의 반도체 기판(21)이 노출되기 까지 식각하여 제1및 제2콘택(27, 28)을 동시에 형성한다.Subsequently, the first insulating layer 22 is etched by anisotropic etching until the lower semiconductor substrate 21 is exposed to form first and second contacts 27 and 28 simultaneously.

이때 등방성 식각에 의해 식각된 제1절연막의 식각부위(25, 26)는 형성되는 콘택의 크기보다 크게 형성된다.In this case, the etching portions 25 and 26 of the first insulating layer etched by the isotropic etching are formed larger than the size of the contact formed.

제2d도를 참조하면, 전체구조 상부에 제1메탈(29)을 전면적으로 증착한 다음, 제1메탈라인 형성을 위한 감광막 패턴(29)을 상기 증착된 제1메탈(29)의 상부에 형성 한다.Referring to FIG. 2D, the entire surface of the first metal 29 is deposited, and then the photosensitive film pattern 29 for forming the first metal line is formed on the deposited first metal 29. do.

제2e도를 참조하면, 상기 감광막 패턴(30)을 식각장벽으로 하여 상기 제1메탈(29)을 식각한다.Referring to FIG. 2E, the first metal 29 is etched using the photoresist pattern 30 as an etch barrier.

이때 제2콘택(28) 부분에서는 감광막 패턴이 없기 때문에 메탈(29)이 제2콘택(28) 내부에서 플러그 형태로 남아있게 된다.At this time, since there is no photoresist pattern in the second contact 28, the metal 29 remains in the form of a plug in the second contact 28.

그 다음 전체 구조 상부에 제3절연막(31)을 증착하고, 제2메탈라인 형성을 위해 상기 제3절연막(31)을 식각하여 제3콘택(32)을 형성한다.Next, a third insulating layer 31 is deposited on the entire structure, and the third insulating layer 31 is etched to form a third metal line to form a third contact 32.

이때, 상기 제3절연막(31) 식각시 하부의 메탈(29)이 노출되기 까지 식각 한다.In this case, the third insulating layer 31 is etched until the lower metal 29 is exposed.

제2f도를 참조하면, 전체구조 상부에 제2메탈(33)을 전면적으로 증착한 후, 증착된 메탈(33)을 식각하여 제2메탈라인(35)을 형성한다.Referring to FIG. 2F, after depositing the entire surface of the second metal 33 on the entire structure, the deposited metal 33 is etched to form the second metal line 35.

이때 제2콘택(28)에 채워진 제1메탈(29)은 그 상부에서 콘택(28)의 크기 보다 더 큰 형태 즉, 상부에서 양측으로 폭이 넓게 형성되어 있기 때문에 상기 제2콘택(28)내에 채워진 제1메탈(29)의 상부레 제2메탈라인(35)을 형성하기 위한 제3콘택(32) 형성시 정렬마진이 크게 되어 제조효율을 상승시킬 수 있다.In this case, since the first metal 29 filled in the second contact 28 is formed in a shape larger than that of the contact 28 at the upper portion thereof, that is, the width is widened from the upper side to the both sides, the second metal 28 is formed in the second contact 28. When forming the third contact 32 for forming the second metal line 35 of the upper layer of the first metal 29, the alignment margin is increased to increase the manufacturing efficiency.

한편 상기 제1콘택(27) 및 제2콘택(28)에는 전도성 물질 예컨데, 폴리실리콘으로 채우고, 상기 제3콘택(32)에는 메탈을 채우도록 한다.Meanwhile, the first contact 27 and the second contact 28 are filled with a conductive material, for example, polysilicon, and the third contact 32 is filled with a metal.

또한 상기의 경우와는 달리, 제1 및 제2콘택(27, 28)에는 메탈로 채우고, 상기 제3콘택(32)에는 전도성 물질인 폴리실리콘로 채우게 할 수도 있다.Unlike the above case, the first and second contacts 27 and 28 may be filled with metal, and the third contact 32 may be filled with polysilicon, which is a conductive material.

또한 상기 본 발명에서 사용된 메탈은 텅스텐 또는 알루미늄으로 하며, 특히 증착메탈이 텅스텐인 경우에는 메탈성장시 선택적 또는 전면적으로 성장시킨다.In addition, the metal used in the present invention is made of tungsten or aluminum, in particular, when the deposition metal is tungsten, it is grown selectively or entirely during metal growth.

또한 상기 본 발명의 제1 및 제2 콘택(27, 28)중 어느 하나는 반도체 기판 (21)상에 형성되고, 다른 하나는 워드라인이나 비트라인상에 형성할 수 있으며, 또는 그 반대로 형성할 수 있다.In addition, any one of the first and second contacts 27 and 28 of the present invention may be formed on the semiconductor substrate 21, and the other may be formed on a word line or a bit line, or vice versa. Can be.

그리고 증착물질(29, 33)이 텅스텐인 경우에는 텅스텐 증착전 베리어 메탈 (barrier metal) 증착을 실시한 후에 텅스텐 증착을 실시할 수도 있다.In the case where the deposition materials 29 and 33 are tungsten, tungsten deposition may be performed after barrier metal deposition before tungsten deposition.

아울러, 상기 제1절연막(22)으로 비.피.에스.지(Boro Phosporous Siligate ; 이하 BPSG 라 함)를 사용하여 형성하고, 제2절연막(23)은 티.이.오.에스(Tetra Ethyl Ortho Siligate ; 이하 TEOS 라 함.)나 PSG 를 사용할 수 있으며, 또는 상기의 경우와 달리 상기 제1절연막(22)으로 실리콘 질화막을 사용하고, 제2절연막(23)으로 TEOS 를 사용할 수도 있다.In addition, the first insulating film 22 is formed using B.P.S. paper (hereinafter referred to as BPSG), and the second insulating film 23 is formed of Tetra Ethyl. Ortho Siligate (hereinafter referred to as TEOS) or PSG may be used, or unlike the above case, a silicon nitride film may be used as the first insulating film 22 and TEOS may be used as the second insulating film 23.

또한 상기 본 발명의 기술에 따라 형성되는 콘택의 수는 2개 이상으로 형성할 수도 있다.In addition, the number of contacts formed according to the technique of the present invention may be formed in two or more.

제2g도는 본 발명의 기술에 따른 반도체 소자의 콘택 및 라인을 형성한 상태의 평면도이며, 상기 제2f도는 제2g도의 C-C 선에 따른 단면도이다.FIG. 2G is a plan view of a state in which contacts and lines of a semiconductor device according to the technology of the present invention are formed, and FIG. 2F is a cross-sectional view taken along the line C-C of FIG.

상기 도면들 참조하면, 제1메탈라인(34)과 제2메탈라인(35)상에 제1콘택(27)과 제2콘택(28)이 각각 형성된 상태를 나타내고 있다.Referring to the drawings, the first contact 27 and the second contact 28 are formed on the first metal line 34 and the second metal line 35, respectively.

이때, 상기 제1메탈라인(34)과 제2메탈라인(35)은 각각 별개로 형성된 것이다.In this case, the first metal line 34 and the second metal line 35 are formed separately.

따라서 상기 제2g도에 도시된 메탈라인간의 간격(B)는 제1도에 도시된 종래의 메탈라인간의 간격(A) 보다는 훨씬 좁아지게 되고, 이로써 고집적 소자의 제조 가능할 수 있게 한다.Therefore, the spacing B between the metal lines shown in FIG. 2g is much narrower than the spacing A between the conventional metal lines shown in FIG. 1, thereby making it possible to manufacture a highly integrated device.

이상 상술한 바와같이, 본 발명의 방법에 따라 평행한 방향 예컨데, 두개의 평행한 메탈라인을 콘택만 제외하고 각각 별개의 공정으로 따로 형성함으로써, 두개의 메탈라인간의 간격을 최대한 가깝게 형성할 수 있게 되어 좁은 면적내 에서의 콘택과 메탈라인을 동시에 형성할 수 있다.As described above, in the parallel direction according to the method of the present invention, for example, two parallel metal lines are formed separately in a separate process except contact, so that the gap between the two metal lines can be formed as close as possible. Therefore, the contact and the metal line can be simultaneously formed in a small area.

또한 콘택 형성을 위한 절연막 식각시 등방성 식각에 의한 방법으로 식각하여 하부콘택의 상부가 양측면으로 넓게 형성되게 함으로써, 하나의 콘택 상부에 다른 콘택을 형성할 경우, 정렬마진 폭이 크게되어 정렬이 쉬워지도록 하여 콘택형성을 용이하게 됨과 아울러, 제조 공정마진 폭이 넓어지도록 하편 반도체 소자의 제조공정 효율 및 신뢰성을 향상시킬 수 있다.In addition, when the insulating layer for forming a contact is etched by an isotropic etching method, the upper portion of the lower contact is formed on both sides, so that when the other contact is formed on the top of one contact, the alignment margin width is increased to facilitate alignment. As a result, contact formation may be facilitated, and manufacturing process efficiency and reliability of the lower semiconductor device may be improved to increase the manufacturing process margin width.

Claims (11)

반도체 기판 상부에 제1절연막, 제2절연막을 차례로 형성하는 단계와, 상기 제2절연막의 상부에 콘택 형성을 위한 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각장벽으로 하여 그 하부의 제2절연막을 식각하는 단계와, 상기 제1절연막을 등방성 식각으로 일정부분 식각한 다음, 잔류한 제1절연막을 이방성 식각으로 완전히 제거하여 콘택을 형성하는 단계와, 감광막 패턴을 제거하는 단계와, 전체구조 상부에 제1도전물질을 증착하는 단계와, 상기 제1도전물질의 소정부위를 식각하여 제1콘택 부분과 연결되는 메탈라인을 형성하는 단계와, 전체구조 상부에 제3절연막을 형성하는 단계와, 상기 제3절연막중 상기 제2콘택 상부에 위치한 절연막을 식각하여 제3콘택을 형성하는 단계와, 전체구조 상부에 제2도전물질을 증착하는 단계와, 상기 제2도전물질을 식각하여 상기 제3콘택과 연결되는 라인을 형성하는 단계로 구성되는 것을 특징으로 하는 반도페 소자의 콘택 및 라인 형성방법.Forming a first insulating film and a second insulating film on the semiconductor substrate in order, forming a photosensitive film pattern for forming a contact on the second insulating film, and using the photosensitive film pattern as an etch barrier to form a second second insulating film thereon. Etching the insulating film, etching a portion of the first insulating film by isotropic etching, and then removing the remaining first insulating film by anisotropic etching to form a contact, removing the photoresist pattern, and the overall structure Depositing a first conductive material on the upper surface, etching a predetermined portion of the first conductive material to form a metal line connected to the first contact portion, and forming a third insulating layer on the entire structure; Forming a third contact by etching an insulating layer on the second contact of the third insulating layer, depositing a second conductive material on the entire structure, and FIG. And forming a line connected to the third contact by etching the entire material. 제1항에 있어서, 상기 제1도전물질은 메탈인 것을 특징으로 하는 반도체 소자의 콘택 및 라인 형성방법.The method of claim 1, wherein the first conductive material is a metal. 제1항에 있어서, 상기 제2도전물질은 메탈인 것을 특징으로 하는 반도체 소자의 콘택 및 라인 형성방법.The method of claim 1, wherein the second conductive material is a metal. 제1항에 있어서,상기 콘택은 2개 이상의 평행한 콘택으로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 및 라인 형성방법.The method of claim 1, wherein the contact is formed by two or more parallel contacts. 제1항에 있어서, 상기 제1메탈라인을 형성하기 위한 상기 제1도전 물질을 식각할 경우 제2콘택내부에 제1도전물질이 플러그 형태로 남도록 하는 것을 특징으로 하는 반도체 소자의 콘택 및 라인 형성방법.The semiconductor device of claim 1, wherein when etching the first conductive material for forming the first metal line, the first conductive material remains in the second contact in the form of a plug. Way. 제1항에 있어서, 상기 제1절연막 식각후 제2절연막을 등방성 식각으로 식각할 시 습식 또는 건식식각으로 하는 것을 특징으로 하는 반도체 소자의 콘택 및 라인 형성방법.The method of claim 1, wherein the second insulating layer is wet or dry when the first insulating layer is etched by isotropic etching. 제1항에 있어서, 상기 콘택 형성후 도전물질을 전체구조 상부에 증착하기전 단계에서 베리어 메탈이 증착되는 것을 특징으로 하는 반도체 소자의 콘택 및 라인 형성방법.The method of claim 1, wherein a barrier metal is deposited after the contact is formed and before the conductive material is deposited on the entire structure. 제1항에 있어서, 상기 제1도전물질은 텅스텐인 것을 특징으로 하는 반도체 소자의 콘택 및 라인 형성방법.The method of claim 1, wherein the first conductive material is tungsten. 제1항에 있어서, 상기 제2도전물질은 텅스텐인 것을 특징으로 하는 반도체 소자의 콘택 및 라인 형성방법.The method of claim 1, wherein the second conductive material is tungsten. 제1항에 있어서, 상기 제1절연막은 BPSG 이고, 제2절연막은 TEOS인 것을 특징으로 하는 반도체 소자의 콘택 및 라인 형성방법.The method of claim 1, wherein the first insulating layer is BPSG and the second insulating layer is TEOS. 제1항에 있어서, 상기 제1절연막은 TEOS이고, 제2절연막은 실리콘 절연막은 것을 특징으로 하는 반도체 소자의 콘택 및 라인 형성방법.The method of claim 1, wherein the first insulating film is TEOS and the second insulating film is a silicon insulating film.
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