KR100223936B1 - Transistor and method of manufacturing the same - Google Patents

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Abstract

본 발명은 면적당 채널 길이의 마진을 크게하며, 격리막을 기판과의 단차가 작으면서 깊게 형성하여 소자를 집적화 시키기 위한 트래지스터 및 그의 제조 방법에 관한 것이다.The present invention relates to a transistor and a method of manufacturing the same for increasing the margin of the channel length per area and forming an isolation layer deep with a small step with the substrate to integrate the device.

본 발명의 트래지스터 및 그의 제조 방법은 채널 영역에 리세스를 갖는 기판 표면의 격리 영역에 격리막을 상기 기판과의 단차가 작으면서 두껍게 형성하고, 상기 채널 영역을 중심으로 활성 영역의 기판상에 상기 채널 영역과 같은 형상을 갖는 게이트 산화막과 게이트 전극을 차례로 형성하며, 상기 게이트 전극 양측의 기판 표면내에 불순물 영역을 형성하는 것을 포함함을 특징으로 한다.The transistor of the present invention and a method of manufacturing the same have a thick insulating layer formed in the isolation region of the substrate surface having a recess in the channel region with a small step with the substrate, and on the substrate of the active region around the channel region. And sequentially forming a gate oxide film and a gate electrode having the same shape as the channel region, and forming impurity regions in the substrate surfaces on both sides of the gate electrode.

Description

트랜지스터 및 그의 제조 방법Transistors and manufacturing methods thereof

본 발명은 트래지스터 및 그의 제조 방법에 관한 것으로, 특히 채널 길이와 격리 영역의 길이를 감소하여 소자를 고집적화 시키는 트래지스터 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor and a method for manufacturing the same, and more particularly, to a transistor and a method for manufacturing the same, which reduce the channel length and the length of the isolation region to thereby integrate the device.

종래 기술에 따른 트랜지스터의 제조 방법은 도 1a에서와 같이, p형이며 활성 영역과 격리 영역이 정의된 반도체 기판(11)상에 열산화 공정으로 패드 산화막을 형성한 다음, 상기 패드 산화막상에 질화막과 제 1 감광막을 차례로 형성한다.In the method of manufacturing a transistor according to the prior art, as shown in FIG. 1A, a pad oxide film is formed by a thermal oxidation process on a semiconductor substrate 11 having a p-type and defined an active region and an isolation region, and then a nitride film is formed on the pad oxide film. And a first photosensitive film are formed in sequence.

이어 상기 제 1 감광막을 상기 격리 영역 상측에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 이용하여 상기 질화막과 패드 산화막을 선택적으로 식각한 다음, 상기 제 1 감광막을 제거한다.Subsequently, after selectively exposing and developing the first photoresist film to be removed only above the isolation region, the nitride film and the pad oxide film are selectively etched using the selectively exposed and developed first photoresist film as a mask, and then 1 Remove the photoresist.

그리고 상기 질화막을 마스크로 이용하여 전면에 열산화 공정으로 상기 격리 영역의 반도체 기판(11) 표면에 필드 산화막(12)을 성장 시킨 후, 상기 질화막과 패드 산화막을 제거한다.The field oxide film 12 is grown on the surface of the semiconductor substrate 11 in the isolation region using the nitride film as a mask, and then the nitride film and the pad oxide film are removed.

도 1b에서와 같이, 상기 필드 산화막(12)사이의 활성 영역에 채널 이온을 주입한다.As shown in FIG. 1B, channel ions are implanted into an active region between the field oxide layers 12.

이어 상기 반도체 기판(11)상에 제 1 산화막, 다결정 실리콘과 제 2 감광막을 차례로 형성한 다음, 상기 제 2 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 이용하여 상기 다결정 실리콘과 제 1 산화막을 식각함으로 게이트 산화막(13)과 게이트 전극(14)을 형성하고 상기 제 2 감광막을 제거한다.Subsequently, a first oxide film, polycrystalline silicon, and a second photoresist film are sequentially formed on the semiconductor substrate 11, and then the second photoresist film is selectively exposed and developed so as to remain only at a portion where a gate electrode is to be formed, and then the selective exposure. The gate oxide film 13 and the gate electrode 14 are formed by etching the polycrystalline silicon and the first oxide film by using the developed second photosensitive film as a mask to remove the second photosensitive film.

도 1c에서와 같이, 상기 게이트 전극(14)을 마스크로 이용하여 전면에 n형 불순물 이온의 주입 및 드라이브 인(Drive in) 확산함으로써 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 소오스/드레인 불순물 영역(15)을 형성한다.As shown in FIG. 1C, a source is formed in the surface of the semiconductor substrate 11 on both sides of the gate electrode 14 by implanting and driving in n-type impurity ions onto the front surface using the gate electrode 14 as a mask. Drain impurity region 15 is formed.

그러나 종래 기술에 따른 트래지스터 및 그의 제조 방법은 다음과 같은 문제점이 있었다.However, the transistor and its manufacturing method according to the prior art had the following problems.

첫째, 채널 영역이 평탄하기 때문에 DIBL(Drain Induced Barrier Lowering)과 펀치 스로우(Punch through)와 같은 현상이 발생되기 쉬우므로 소자의 집적화에 따른 채널 길이의 감소에 한계가 있다.First, since the channel region is flat, phenomena such as Drain Induced Barrier Lowering (DIBL) and punch through are easy to occur, and thus there is a limit in reducing the channel length due to the integration of devices.

둘째, 격리막의 깊이가 낮기 때문에 이웃한 트랜지스터가 턴-온(Turn-on)되기 쉬우므로 소자의 집적화에 따른 격리 영역 길이의 감소에 한계가 있다.Second, because the depth of the isolation layer is low, neighboring transistors are easily turned on, so there is a limit in reducing the isolation region length due to the integration of devices.

셋째, 격리막 형성 공정에서 격리막의 부피 증가 때문에 기판과 단차가 커져, 게이트 전극 형성시 헐레이션(Halation) 현상이 발생한다.Third, in the isolation layer formation process, a step difference between the substrate and the substrate increases due to an increase in the volume of the isolation layer, and thus a halation phenomenon occurs when the gate electrode is formed.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 면적당 채널 길이의 마진을 크게하며, 격리막을 기판과의 단차가 작으면서 깊게 형성하여 소자를 집적화 시키는 트래지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides a transistor and a method of manufacturing the same, which increase the margin of the channel length per area, and form an isolation layer deep with a small step with the substrate to integrate the device. have.

도 1a 내지 도 1c는 종래 기술에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도1A to 1C are cross-sectional views illustrating a method of manufacturing a transistor according to the prior art.

도 2는 본 발명의 실시예에 따른 트랜지스터를 나타낸 구조 단면도2 is a structural cross-sectional view showing a transistor according to an embodiment of the present invention.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도3A to 3E are cross-sectional views illustrating a method of manufacturing a transistor according to an embodiment of the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

31: 반도체 기판 32: 패드 산화막31: semiconductor substrate 32: pad oxide film

33: 제 1 질화막 34: 제 1 감광막33: first nitride film 34: first photosensitive film

35: 버퍼 산화막 36: 제 2 질화막35: buffer oxide film 36: second nitride film

37: 제 2 감광막 38: 필드 산화막37: second photosensitive film 38: field oxide film

39: 게이트 산화막 40: 게이트 전극39: gate oxide film 40: gate electrode

41: 소오스/드레인 불순물 영역 42: 채널 영역41: source / drain impurity region 42: channel region

본 발명의 트랜지스터는 채널 영역에 리세스를 갖는 기판, 격리 영역의 기판 표면에 상기 기판과의 단차가 작으면서 두껍게 형성되는 격리막, 상기 채널 영역을 중심으로 활성 영역의 기판상에 차례로 형성되어 상기 채널 영역과 같은 형상을 갖는 게이트 산화막과 게이트 전극과, 상기 게이트 전극 양측의 기판 표면내에 형성되는 불순물 영역을 포함하여 구성됨을 특징으로 한다.The transistor of the present invention includes a substrate having a recess in a channel region, an isolation layer formed thickly with a small step on the substrate surface of the isolation region, and formed on a substrate in an active region with respect to the channel region in order. And an impurity region formed in the surface of the substrate on both sides of the gate electrode.

그리고 본 발명의 트랜지스터의 제조 방법은 격리 영역과 채널 영역이 정의된 기판을 마련하는 단계, 전면에 제 1, 제 2 절연막을 형성하고, 상기 제 1 제 2 절연막을 상기 격리 영역과 채널 영역에만 제거되도록 패터닝 하는 단계, 상기 제 2 절연막을 마스크로 상기 격리 영역과 채널 영역에 제 3 절연막을 형성시키고, 상기 제 3 절연막을 제거하는 단계, 상기 제 2 절연막을 마스크로 상기 격리 영역과 채널 영역에 제 4 절연막을 형성하는 단계, 전면에 제 5 절연막을 형성하고, 상기 격리 영역에만 제거되도록 패터닝하는 단계, 상기 제 5 절연막을 마스크로 상기 격리 영역에 격리막을 형성하는 단계, 상기 제 1, 제 2, 제 4, 제 5 절연막을 제거하는 단계, 상기 제 3 절연막의 제거로 하향 방향의 리세스 형상을 갖는 채널 영역의 기판상에 게이트 절연막과 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 기판 표면내에 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.In the method of manufacturing a transistor of the present invention, the method includes preparing a substrate in which isolation regions and channel regions are defined, forming first and second insulating layers on the entire surface, and removing the first second insulating layers only in the isolation and channel regions. Patterning the second insulating film to form a third insulating film in the isolation region and the channel region using the second insulating film as a mask, and removing the third insulating film, and forming the third insulating film in the isolation region and the channel region using the second insulating film as a mask. Forming an insulating film on the entire surface of the insulating film, forming a fifth insulating film on the entire surface, and patterning the insulating film to be removed only from the isolation region; forming an isolation film on the isolation region using the fifth insulating film as a mask; Removing the fourth and fifth insulating films and removing the third insulating film, the gate insulating film and the gay film on the substrate of the channel region having the recessed shape in the downward direction. It characterized by yirueojim including the steps of forming an impurity region in the substrate surface on both sides of the gate electrode to form an electrode.

상기와 같은 본 발명에 따른 트래지스터 및 그의 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings a preferred embodiment of the transistor according to the present invention and a manufacturing method thereof as follows.

도 2는 본 발명의 실시예에 따른 트랜지스터를 나타낸 구조 단면도이고, 도 3a 내지 도 3e는 본 발명의 실시예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.2 is a cross-sectional view illustrating a transistor according to an exemplary embodiment of the present invention, and FIGS. 3A to 3E are cross-sectional views illustrating a method of manufacturing a transistor according to an exemplary embodiment of the present invention.

본 발명의 실시예에 따른 트랜지스터는 p형이며 격리 영역과 활성 영역이 정의된 반도체 기판(31), 상기 격리 영역의 반도체 기판(31) 표면에 종래의 기술보다는 깊이가 깊으면서 상기 반도체 기판(31)과의 단차가 작도록 형성되는 필드 산화막(38), 상기 활성 영역의 반도체 기판(31)에 하향 방향의 리세스(Recess)형상으로 형성되는 채널 영역(42), 상기 채널 영역(42)을 중심으로 활성 영역의 반도체 기판(31)상에 상기 채널 영역(42)과 같은 형상으로 형성되는 게이트 산화막(39), 상기 게이트 산화막(39)상에 상기 채널 영역(42)과 같은 형상으로 형성되는 게이트 전극(40)과, 상기 게이트 전극(40) 양측의 반도체 기판(31) 표면내에 n형 불순물 이온의 주입 및 드라이브 인 확산하므로써 형성되는 소오스/드레인 불순물 영역(41)으로 구성된다.The transistor according to the embodiment of the present invention is a p-type semiconductor substrate 31 having an isolation region and an active region defined therein, and the semiconductor substrate 31 having a depth deeper than that of the prior art on the surface of the semiconductor substrate 31 of the isolation region. ), The field oxide film 38 formed so as to have a small step with respect to the channel oxide), the channel region 42 formed in a recessed shape in a downward direction on the semiconductor substrate 31 of the active region, and the channel region 42. A gate oxide film 39 formed in the same shape as the channel region 42 on the semiconductor substrate 31 in the active region, and formed on the gate oxide film 39 in the same shape as the channel region 42. A gate electrode 40 and a source / drain impurity region 41 formed by implantation and drive-in diffusion of n-type impurity ions in the surface of the semiconductor substrate 31 on both sides of the gate electrode 40 are formed.

본 발명의 실시예에 따른 트랜지스터의 제조 방법은 도 3a에서와 같이, p형이며 활성 영역과 격리 영역이 정의된 반도체 기판(31)상에 열산화 공정으로 패드 산화막(32)을 형성한 다음, 상기 패드 산화막(32)상에 제 1 질화막(33)과 제 1 감광막(34)을 차례로 형성한다.In the method of manufacturing a transistor according to an exemplary embodiment of the present invention, as shown in FIG. 3A, a pad oxide layer 32 is formed by a thermal oxidation process on a semiconductor substrate 31 having a p-type and defined an active region and an isolation region. The first nitride film 33 and the first photosensitive film 34 are sequentially formed on the pad oxide film 32.

이어 상기 제 1 감광막(34)을 상기 격리 영역 상측과 게이트 전극이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막(34)을 마스크로 상기 제 1 질화막(33)과 패드 산화막(32)을 선택적으로 식각한다.Subsequently, the first photoresist layer 34 is selectively exposed and developed to be removed only above the isolation region and a portion where the gate electrode is to be formed, and then the first exposed photoresist layer 34 is selectively masked using the first photoresist layer 34 as a mask. The nitride film 33 and the pad oxide film 32 are selectively etched.

도 3b에서와 같이, 상기 제 1 감광막(34)을 제거하고 상기을 마스크로 이용하여 열산화 공정으로써 게이트 전극이 형성될 부위와 격리 영역의 반도체 기판(31) 표면에 제 1 산화막을 성장 시킨 후, 다시 상기 성장된 제 1 산화막을 습식 식각으로 제거한다. 여기서 상기 제 1 산화막의 식각 공정으로 상기 제 1 질화막(33)밑의 패드 산화막(32) 일부가 식각된다.As shown in FIG. 3B, after the first photoresist film 34 is removed and the first oxide film is grown on the surface of the semiconductor substrate 31 in the region where the gate electrode is to be formed and the isolation region by thermal oxidation using the mask as a mask. Again, the grown first oxide film is removed by wet etching. Here, a part of the pad oxide film 32 under the first nitride film 33 is etched by the etching process of the first oxide film.

도 3c에서와 같이, 전면에 버퍼 산화막(35)을 열산화 공정으로 성장시킨 후, 상기 버퍼 산화막(35)을 포함한 제 1 질화막(33)상에 제 2 질화막(36)과 제 2 감광막(37)을 차례로 형성한다. 여기서 일반적으로 질화막 표면상에는 산화막이 성장되지 않는다.As shown in FIG. 3C, after the buffer oxide film 35 is grown on the entire surface by a thermal oxidation process, the second nitride film 36 and the second photosensitive film 37 are formed on the first nitride film 33 including the buffer oxide film 35. ) In turn. Generally, no oxide film is grown on the nitride film surface.

이어 상기 제 2 감광막(37)을 상기 격리 영역 상측에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막(37)을 마스크로 상기 제 2 질화막(36)을 선택적으로 식각한다. 여기서 상기 제 2 질화막(36)의 식각으로 상기 활성 영역 양측에 제 2 질화막(36)의 잔류층이 발생한다.Subsequently, the second photoresist layer 37 is selectively exposed and developed to be removed only above the isolation region, and then the second nitride layer 36 is selectively used using the selectively exposed and developed second photoresist layer 37 as a mask. Etch it. Here, the remaining layer of the second nitride layer 36 is generated on both sides of the active region by etching the second nitride layer 36.

도 3d에서와 같이, 상기 제 2 감광막(37)을 제거하고, 상기 제 2 질화막(36)을 마스크로 이용하여 열산화 공정으로써 격리 영역의 반도체 기판(31) 표면에 필드 산화막(38)을 성장 시킨 다음, 상기 제 1, 제 2 질화막(33,36), 패드 산화막(32)과, 버퍼 산화막(35)을 제거한다. 여기서 상기 필드 산화막(38)의 두께는 상기 제 1 산화막보다 두껍고, 상기 반도체 기판(31)과 필드 산화막(38)의 단차는 종래보다 작아진다. 또한 상기 제 2 질화막(36)의 잔류층으로 버즈빅(Bird's Beak)의 발생을 억제한다.As shown in FIG. 3D, the field photoresist film 38 is grown on the surface of the semiconductor substrate 31 in the isolation region by a thermal oxidation process by removing the second photoresist film 37 and using the second nitride film 36 as a mask. After that, the first and second nitride films 33 and 36, the pad oxide film 32, and the buffer oxide film 35 are removed. Here, the thickness of the field oxide film 38 is thicker than that of the first oxide film, and the step difference between the semiconductor substrate 31 and the field oxide film 38 is smaller than before. In addition, generation of Bird's Beak is suppressed as the remaining layer of the second nitride layer 36.

도 3e에서와 같이, 상기 필드 산화막(38)사이의 활성 영역에 채널 이온을 주입한다As shown in FIG. 3E, channel ions are implanted into an active region between the field oxide layers 38.

이어 상기 반도체 기판(31)상에 제 2 산화막, 다결정 실리콘과 제 3 감광막을 차례로 형성한 다음, 상기 제 3 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 이용하여 상기 다결정 실리콘과 제 2 산화막을 식각함으로 게이트 산화막(39)과 게이트 전극(40)을 형성하고 상기 제 3 감광막을 제거한다.Subsequently, a second oxide film, polycrystalline silicon and a third photoresist film are sequentially formed on the semiconductor substrate 31, and then the third photoresist film is selectively exposed and developed so as to remain only at a portion where a gate electrode is to be formed. And etching the polycrystalline silicon and the second oxide film using the developed third photoresist film as a mask to form a gate oxide film 39 and a gate electrode 40 and to remove the third photoresist film.

그리고 상기 게이트 전극(40)을 마스크로 이용하여 전면에 n형 불순물 이온의 주입 및 드라이브 인 확산함으로써 상기 게이트 전극(40) 양측의 반도체 기판(31) 표면내에 소오스/드레인 불순물 영역(41)을 형성한다.The source / drain impurity region 41 is formed in the surface of the semiconductor substrate 31 on both sides of the gate electrode 40 by implanting and driving in the n-type impurity ions on the entire surface using the gate electrode 40 as a mask. do.

본 발명의 트래지스터 및 그의 제조 방법은 채널 영역에 로코스(LOCOS) 공정을 하므로 채널 영역이 굴곡을 가져 동일 면적에서의 채널 길이가 길어지기 때문에 DIBL과 펀치 스로우와 같은 현상이 발생되기 어려우며, 두 번의 로코스 공정으로 깊이가 깊은 격리막은 동일 격리 영역 길이에서도 이웃한 트랜지스터가 턴-온되기 어려우며 기판과의 단차가 작아 게이트 전극 형성시 헐레이션의 발생을 억제하기 때문에 소자의 집적화에 큰 효과가 있다.Since the transistor and the manufacturing method of the present invention perform a LOCOS process in the channel region, it is difficult to cause a phenomenon such as DIBL and punch throw because the channel region is curved and the channel length in the same area becomes long. The isolation layer having a deep depth due to the single LOCOS process is difficult to turn on neighboring transistors even in the same isolation region length, and has a large effect on device integration since the step difference with the substrate is small and suppresses the occurrence of halation when forming the gate electrode. .

Claims (4)

채널 영역에 리세스를 갖는 기판;A substrate having a recess in the channel region; 격리 영역의 기판 표면에 상기 기판과의 단차가 작으면서 두껍게 형성되는 격리막;An isolation film formed on the surface of the substrate in the isolation region with a small step with the substrate; 상기 채널 영역을 중심으로 활성 영역의 기판상에 차례로 형성되어 상기 채널 영역과 같은 형상을 갖는 게이트 산화막과 게이트 전극;A gate oxide film and a gate electrode which are sequentially formed on a substrate of an active region around the channel region and have the same shape as the channel region; 상기 게이트 전극 양측의 기판 표면내에 형성되는 불순물 영역을 포함하여 구성됨을 특징으로 하는 트랜지스터.And an impurity region formed in a surface of the substrate on both sides of the gate electrode. 격리 영역과 채널 영역이 정의된 기판을 마련하는 단계;Providing a substrate in which isolation regions and channel regions are defined; 전면에 제 1, 제 2 절연막을 형성하고, 상기 제 1 제 2 절연막을 상기 격리 영역과 채널 영역에만 제거되도록 패터닝 하는 단계;Forming first and second insulating films over the entire surface, and patterning the first and second insulating films so as to remove only the isolation region and the channel region; 상기 제 2 절연막을 마스크로 상기 격리 영역과 채널 영역에 제 3 절연막을 형성시키고, 상기 제 3 절연막을 제거하는 단계;Forming a third insulating film in the isolation region and the channel region using the second insulating film as a mask, and removing the third insulating film; 상기 제 2 절연막을 마스크로 상기 격리 영역과 채널 영역에 제 4 절연막을 형성하는 단계;Forming a fourth insulating film in the isolation region and the channel region using the second insulating film as a mask; 전면에 제 5 절연막을 형성하고, 상기 격리 영역에만 제거되도록 패터닝하는 단계;Forming a fifth insulating film on the entire surface, and patterning the semiconductor layer to be removed only in the isolation region; 상기 제 5 절연막을 마스크로 상기 격리 영역에 격리막을 형성하는 단계;Forming an isolation layer in the isolation region using the fifth insulation layer as a mask; 상기 제 1, 제 2, 제 4, 제 5 절연막을 제거하는 단계;Removing the first, second, fourth, and fifth insulating films; 상기 제 3 절연막의 제거로 하향 방향의 리세스 형상을 갖는 채널 영역의 기판상에 게이트 절연막과 게이트 전극을 형성하는 단계;Forming a gate insulating film and a gate electrode on the substrate in the channel region having a recessed shape in a downward direction by removing the third insulating film; 상기 게이트 전극 양측의 기판 표면내에 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 트랜지스터의 제조 방법.And forming an impurity region in the surface of the substrate on both sides of the gate electrode. 상기 제 2 항에 있어서,The method of claim 2, 상기 제 1, 제 3, 제 4 절연막과 격리막을 산화막으로 형성하고, 상기 제 2, 제 5 절연막을 내산화성인 질화막으로 형성함을 특징으로 하는 트랜지스터의 제조 방법.And the first, third and fourth insulating films and the insulating film are formed of an oxide film, and the second and fifth insulating films are formed of an oxidizing nitride film. 상기 제 2 항에 있어서,The method of claim 2, 상기 격리막을 상기 제 3 절연막보다 두껍게 형성함을 특징으로 하는 트랜지스터의 제조 방법.And the separator is formed thicker than the third insulating film.
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